JPS63279352A - デ−タ転送制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、情報処理装置の周辺制御装置のデータ転送制
御装置に関する。特に、メイン・メモリとローカルメモ
リとの間のＤ　Ｍ　Ａ　（ｄｉｒｅｃｔ　ｍｅｍｏｒｙ
ａｃｃｅｓｓ）転送制御に関するものである。

〔概要〕

本発明はメインメモリとローカルメモリとの間のデータ
転送制御装置において、 ２ｎバイトの幅をもつデータバスに２ｎバイトの幅をも
つローカルメモリを対応するバイト単位毎に接続し、デ
ータ転送開始時のメインアドレスおよびデータ転送レン
グスに基づいてアクセスするローカルメモリおよびアド
レスを指定することにより、 データバスとローカルバスとの間のバッファが不要でハ
ードウェア量が減少するようにしたちのである。

〔従来の技術〕

第４図は本発明一実施例データ転送制御装置のブロック
構成図である。

従来、データ転送制御装置は、２ｎのバイト幅をもつデ
ータバスとそれと相等しい幅をもつローカルメモリとの
間でデータ転送を行う場合には、その間に１バイトの双
方向バッファが最大２２ｎ個必要であり、ローカルメモ
リの先頭アドレスの先頭バイトからアクセスを開始する
ためには、これらの双方向バッファのイネーブルまたは
ディセーブルをＤＭＡ転送開始時のメインメモリアドレ
スにより制御するのが一般的である。たとえば、第４図
に示すように４バイト幅のデータバス１０゜〜１（ｈお
よびローカルメモリ２０ａ〜２０ｂを用い、最小データ
転送数が２バイトである場合について説明スる。ローカ
ルメモリ２０ａ〜２０ｄの先頭アドレスの先頭バイトか
らアクセスを開始するためにはＤＭＡ転送開始時のメイ
ンメモリアドレスの２′ビツトが論理ｒＯＪレベルのと
きに、データバス１０゜〜１０３上の有効なデータはバ
イト０がら始まるのでイネーブル信号Ｅ１をアクティブ
にして双方向バッファ５０１．５０．．５０ｓ　、５０
？をイネーブルにしてローカルメモリ２０ａはデータバ
ス＋００、ローカルメモリ２０ｂばデータバス１０８、
ローカルメモリ２０ｃはデータバス１０ｇおよびローカ
ルメモリ２０ｄはデータバス１０３に対応してデータア
クセスを行う。

一方、ＤＭＡ転送開始時のメインメモリアドレスの２１
ビツトが論理「１」レベルのときには、データバス１０
゜〜１０．上の有効データはバイト２から始まるのでイ
ネーブル信号Ｅ２をアクティブにして双方向バッファ５
０□、５０４．５ｏ６．５ｏ８をイネーブルにし、ロー
カルメモリ２０ａはデータバス１ｏｚ、ローカルメモリ
２０ｂはデータバス１０３、ローカルメモリ２０ｃはデ
ータバス１０ｏおよびローカルメモリ２０ｄはデータバ
ス１０．に対応してアクセスする必要がある。上記の剥
取外の場合でも同様なバッファ制御が必要であった。

〔発明が解決しようとする問題点〕

しかし、このような従来例のデータ転送制御装置では、
１バイト幅の双方バッファが最大２２′１個必要であり
、データバスのバイト幅が広がるにつれてバッファの数
が膨大となり回路実現が困難となる欠点があった。

本発明は上記の欠点を解決するもので、データバスとロ
ーカルメモリとの間のバッファが不必要で、ハードウェ
ア量を削減できるデータ転送制御装置を提供することを
目的とする。

Ｃ問題点を解決するための手段〕 本発明は、２＋１　（ｎは整数）バイト毎にメインメモ
リアドレスに対応してメインメモリに接続された２ｎ個
のデータバスと、この２１１個のデータバスを介してこ
のメインメモリアドレスに対応してメインメモリに接続
され所定の転送レングスのデータを授受する２ｎ個のロ
ーカルメモリとを備えたデータ転送制御装置において、
アクセス開始時のメインメモリアドレスおよび上記所定
の転送レングスに基づいて順次アクセスするローカルメ
モリに制御信号を与え、アクセスの１サイクル毎にカウ
ントパルスを出力するローカルメモリ制御回路と、この
カウントパルスに基づいて上記ローカルメモリにアクセ
スするアドレスを与えるカウンタとを備えたことを特徴
とする。

〔作用〕

２＋１個のデータバスと２ｎ個のローカルメモリをそれ
ぞれ相互に接続する。ローカルメモリ制御回路でアクセ
ス開始時のメインメモリアドレスおよび所定の転送レン
グスに基づいて順次アクセスするローカルメモリに制御
信号を与え、アクセスの１サイクル毎にカウントパルス
を出力する。カウンタでこのカウントパルスに基づいて
ローカルメモリにアクセスするアドレスを与える。以上
の動作によりデータバスとローカルバスとの間のバッフ
ァが不必要となり、２１１個のデータバスと２１１個の
ローカルメモリは、固定的に接続できる。これによりハ
ードウェア量を減少できる。

〔実施例〕

本発明の実施例について図面を参照して説明する。第１
図は本発明一実施例データ転送制御装置のブロック構成
図である。第１図はデータバスの幅が４バイト、ローカ
ルメモリは幅が４バイト全容量が２５６バイトで、ＤＭ
Ａ転送時の最小データ転送バイト数が２バイトの場合で
ある。第１図において、データ転送制御装置は、４バイ
ト境界でメインメモリアドレスに対応して図外のメイン
メモリに接続されたデータバス１０゜〜１０．と、メイ
ンメモリと所定の転送レングスのデータを授受するロー
カルメモリ２０ａ〜２０ｄとを備える。

ここで本発明の特徴とするところは、このローカルメモ
リ２０ａ〜２０ｄとデータバス１０．〜１０３とがそれ
ぞれ固定的に接続され、図外から入力するアクセス開始
時の２１ビツトのメインメモリアドレスおよび２ｎ　ビ
ットの転送レングスに基づいてローカルメモリ２０にア
クセスに必要な制御信号を与えるローカルメモリ制御回
路３０と、ローカルメモリ制御回路３０からＤＭＡ転送
１サイクル毎に発生されるカウントパルスを入力して順
次ローカルメモリ１０゜〜１０コにアドレスを与えるカ
ウンタ４０とを備えたことである。

このような構成のデータ転送制御装置の動作について説
明する。第２図は本発明のデータ転送制御装置のＤＭＡ
転送開始時のメインメモリアドレスが論理「０」レベル
のときのローカルメモリへのデータ格納状態を示す図で
ある。第３図は本発明のデータ転送制御装置のＤＭＡ転
送開始時のメインメモリアドレスが論理「１」レベルの
ときのローカルメモリへのデータ格納状態を示す図であ
る。

アドレスはカウンタ４でＤＭＡ転送の１サイクルで２バ
イトまたは４バイト転送が行われたら１回をカウントす
る。この実施例のように２５６バイトの容量のローカル
メモリを用いてＤＭＡ転送を行う場合には、２５６バイ
トのレングスの転送を１組とすることが前提条件であり
、その条件下でこの実施例の動作を以下に説明する。

メインメモリからデータを読み出すときは次の二つの場
合がある。ＤＭＡ転送開始時のメインメモリアドレスの
２′ビツトが論理ｒ　ＯＪレベルであるときには、ロー
カルメモリ制御回路３０はＤＭＡ開始メインメモリアド
レスの２′ビツトを一時記憶するとともに、データバス
１０゜〜１０３でＤＭＡ転送最初のサイクルでの有効デ
ータは第１図に示すバイト０から始まりそのデータはバ
イトＯのデータバス１０．に対応するローカルメモリ２
０ａから格納し、次のＤＭＡ転送サイクルでは転送レン
グスが「０」でない限りメインメモリアドレスの２＋ビ
ツトは論理「０」レベルであり、データはＤＭＡ転送最
初のサイクルと同様にローカルメモリ２０ａに格納する
ように制御する。すなわちデータは第２図に示すように
格納される。第２図中の番号はバイト単位にメインメモ
リアドレスが小さいものから順に付けたものである。

次に、ＤＭＡ転送開始時のメインメモリアドレスの２′
ビツトが論理「１」レベルであるときには、ローカルメ
モリ制御回路３０はＤＭＡ開始メインメモリアドレスの
２′ビツトを一時記憶し、同時にＤＭＡ転送最初のサイ
クルで、データバス１０゜〜１０３上ではバイト２．３
が有効データであるから、そのデータはデータバス１０
□、１０３に対応するローカルメモリ２０ｃ　、　２０
ｄに格納し、次回以降のＤＭＡ転送サイクルでは転送レ
ングスが「０」でない限りデータは、ローカルメモリ２
０ａから格納するように制御する。また、データの全転
送レングスが２５６バイトであるときに、カウンタ４０
は６４回ローカルメモリ２０をアクセスするとローカル
メモリ２０のアドレスは先頭アドレスを示すがローカル
メモリ２Ｑａ　、　２０ｂは空スペースとなっており、
ＤＭＡ転送の最終サイクルでのデータ２バイトはローカ
ルメモリ２０ａ　、　２０ｂの先頭アドレスに格納され
る。第３図に上記の条件下でのローカルメモリへのデー
タ格納状態を示す。第３図に示す番号は第２図のそれと
同様である。ローカルメモリ２に格納したデータを周辺
制御装置が引き取るときには、ローカルメモリ制御回路
３０はローカルメモリ２０にデータを格納するときに一
時記憶したメインメモリアドレスの２′ビツトを見てこ
のビットが論理「０」レベルであるときには、ローカル
メモリ２０のバイト０から、またこのビットが論理「１
」レベルであるときには、ローカルメモリ２０ｃからア
クセスを開始するように制御する。

メインメモリにデータを書き込むときも次の二つの場合
がある。ＤＭＡ開始時のメインメモリアドレスの２１ビ
ツトが論理「０」レベルであるときに、ＤＭＡ転送最初
のサイクルはデータバスｌ上でバイト０からが有効デー
タとなるので、周辺制御装置からローカルメモリ２にデ
ータを格納するときは、第２図に示すようにバイトａか
ら格納する。このようにすることによりローカルメモリ
２からデータを取り出し、メインメモリに書込むときに
はそのまま対応したデータバス１にデータを送出するこ
とができる。

ＤＭＡ転送開始時のメインメモリアドレスの２１ビツト
が論理「１」レベルであるときに、ＤＭＡ転送最初のサ
イクルはデータバス１でバイト２．３が有効データとな
るので、周辺制御装置からローカルメモリ２にデータを
格納するときには、第３図に示すように、バイトＣから
データを格納するようにローカルメモリ制御回路３０で
制御する。

このように制御することによってデータをローカルメモ
リ２０から取り出すときはそのまま対応したデータバス
１０にデータを出力することができる。

上述のような制御でローカルメモリ２０をアクセスする
ことによりデータバス１０とローカルメモリ２０との間
のバッファが不必要となる。

なお、上記実施例以外のデータバス幅およびデータバス
と相等しいデータバイト幅のローカルメモリを用いた回
路も同様の制御を行えばデータバスとローカルメモリと
の間のバッファは不要となる。

〔発明の効果〕

以上説明したように、本発明は、データバスとローカル
メモリとの間のバッファを不必要とし、ハードウェア量
を削減することができる優れた効果がある。

【図面の簡単な説明】

第１図は本発明一実施例データ転送制御装置のブロック
構成図。 第２図は本発明のデータ転送制御装置のＤＭＡ転送開始
時のメインメモリアドレスが論理「０」レベルのときの
ローカルメモリへのデータ格納状態を示す図。 第３図は本発明のデータ転送制御装置のＤＭＡ転送開始
時のメインメモリアドレスが論理「１」レベルのときの
ローカルメモリへの格納状態を示す図。 第４図は従来例のデータ転送制御装置のブロック構成図
。 １０−〜１（ｈ−データバろ、２０ａ　〜２０ｄ　”・
ローカルメモリ、３０・・・ローカルメモリ制御回路、
４０・・・カウンタ、５０１〜５０．・・・双方向バ・
ソファ。 夷、２例　論理５ルべ・ルのｔきの澗−１ね乞肩　３　
図

Claims (1)

【特許請求の範囲】
1. （１）２＾ｎ（ｎは整数）バイト毎にメインメモリアド
   レスに対応してメインメモリに接続された２＾ｎ個のデ
   ータバスと、 この２＾ｎ個のデータバスを介してこのメインメモリア
   ドレスに対応してメインメモリに接続され所定の転送レ
   ングスのデータを授受する２＾ｎ個のローカルメモリと を備えたデータ転送制御装置において、 アクセス開始時のメインメモリアドレスおよび上記所定
   の転送レングスに基づいて順次アクセスするローカルメ
   モリに制御信号を与え、アクセスの１サイクル毎にカウ
   ントパルスを出力するローカルメモリ制御回路と、 このカウントパルスに基づいて上記ローカルメモリにア
   クセスするアドレスを与えるカウンタとを備えたことを
   特徴とするデータ転送制御装置。