JPS63280451A - 容量制御装置 - Google Patents
容量制御装置Info
- Publication number
- JPS63280451A JPS63280451A JP62113612A JP11361287A JPS63280451A JP S63280451 A JPS63280451 A JP S63280451A JP 62113612 A JP62113612 A JP 62113612A JP 11361287 A JP11361287 A JP 11361287A JP S63280451 A JPS63280451 A JP S63280451A
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- JP
- Japan
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- switch circuit
- capacitance
- gate electrode
- drain
- source
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- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、スイッチ回路を構成するＰ、Ｎチャンネル
トランジスタのソースまたはドレインに容量を接続し、
この容量を制御する容量制御装置に関するものである。
トランジスタのソースまたはドレインに容量を接続し、
この容量を制御する容量制御装置に関するものである。
第６図は従来の容量制御装置のマスクパターンを示す平
面図であり、図において、ｌはインバータ、２はＰチャ
ンネルトランジスタ、３はＮチャンネルトランジスタ、
４は容量、５は負電圧電源線、６は正電圧電源線、７は
入出力線、８はゲート電極としてのゲート制御線を示し
、ポリシリコン９とアルミニウム（ＡＪＩ）配線ｌＯで
構成した容量４か接離する。
面図であり、図において、ｌはインバータ、２はＰチャ
ンネルトランジスタ、３はＮチャンネルトランジスタ、
４は容量、５は負電圧電源線、６は正電圧電源線、７は
入出力線、８はゲート電極としてのゲート制御線を示し
、ポリシリコン９とアルミニウム（ＡＪＩ）配線ｌＯで
構成した容量４か接離する。
１１Ａ、ＩＩＢは拡散領域、１２はＮ領域、１３はＰ領
域を示し、それぞれ負電圧電源線５と正電圧電源線６と
に接続されている。
域を示し、それぞれ負電圧電源線５と正電圧電源線６と
に接続されている。
１４はポリシリコン９とＡ１１Ｏとのコンタクト部、１
５はＡ交配線ｌＯと拡散領域１１Ａ。
５はＡ交配線ｌＯと拡散領域１１Ａ。
１１Ｂの拡散層とのコンタクト部、１６．１７゜１８．
１９は拡散領域１１Ｂのソース，ドレインに対応するＰ
、Ｎ拡散層を示す。
１９は拡散領域１１Ｂのソース，ドレインに対応するＰ
、Ｎ拡散層を示す。
第７図は第６［Ａに示す容量制御袋ごのＰ、Ｎチャンネ
ルトランジスタの部分を示す断面図である。
ルトランジスタの部分を示す断面図である。
次に、動作について説明する。
Ｐチャンネルトランジスタ２とＮチャンネルトランジス
タ３で構成したスイッチ回路に接続した容量４は、ゲー
ト制御線８の信号によって入出力［７に対して接離する
。このとき、入出力線７から見た容量変化分は、容量４
に接続される拡散領域１１がＮ領域１２あるいはＰ領域
１３に対して有するＰ、Ｎチャンネルトランジスタ２，
３の寄生容量と、容量４とを加えた値となる。
タ３で構成したスイッチ回路に接続した容量４は、ゲー
ト制御線８の信号によって入出力［７に対して接離する
。このとき、入出力線７から見た容量変化分は、容量４
に接続される拡散領域１１がＮ領域１２あるいはＰ領域
１３に対して有するＰ、Ｎチャンネルトランジスタ２，
３の寄生容量と、容量４とを加えた値となる。
また、スイッチ回路の導通時の抵抗値は、Ｐ、Ｎチャン
ネルトランジスタ２，３のゲート幅に反比例関係にある
。
ネルトランジスタ２，３のゲート幅に反比例関係にある
。
なお、ゲート幅はｔＪＳｅ図において、例えば拡散領域
１１Ｂを上下方向へ横切る長さである。
１１Ｂを上下方向へ横切る長さである。
そして、同様な発明として本出願人が先に提案した可変
容量制御装置（特願昭６１−１６８７４２号）がある。
容量制御装置（特願昭６１−１６８７４２号）がある。
（発明が解決しようとする問題点）
従来の容量制御装置は以上のように構成されているので
、スイッチ回路の寄生容量か大きく、微小な容量を設定
てきなくなる。
、スイッチ回路の寄生容量か大きく、微小な容量を設定
てきなくなる。
また、スイッチ回路の寄生容量゛を小さくするためにＰ
、Ｎチャンネルトランジスタ２．３のサイズを小さくす
ると、スイッチ回路の導通時の抵抗値が大きくなるなど
の問題点があった。
、Ｎチャンネルトランジスタ２．３のサイズを小さくす
ると、スイッチ回路の導通時の抵抗値が大きくなるなど
の問題点があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、スイッチ回路の寄生容量を小さくできると
ともに、スイッチ回路の導通時の抵抗値を小さくできる
容量制御装置を得ることを目的とする。
れたもので、スイッチ回路の寄生容量を小さくできると
ともに、スイッチ回路の導通時の抵抗値を小さくできる
容量制御装置を得ることを目的とする。
（問題点を解決するための手段）
この発明に係る容量制御装置は、ソースとドレインとを
交互に配置し、ソースとドレインとの間に同一のゲート
電極を分岐させた複数のトランジスタ部分でＰ、Ｎチャ
ンネルトランジスタを構成したものである。
交互に配置し、ソースとドレインとの間に同一のゲート
電極を分岐させた複数のトランジスタ部分でＰ、Ｎチャ
ンネルトランジスタを構成したものである。
（作用）
この発明における容量制御装置は、ゲート電極の信号に
よって低抵抗のスイッチ回路により、微少容量を接離す
る。
よって低抵抗のスイッチ回路により、微少容量を接離す
る。
（実施例）
以下、この発明の一実施例を図について説明する。
第１図において、第６図と同一部分には同一符号が付し
てあり、Ｎ領域１２．Ｐ領域１３のゲート制御線８に接
続されたＰ、Ｎ拡散層１６．１８が容？４に接続される
Ｐ、Ｎ拡散層１７．１９を挟むように配置されている。
てあり、Ｎ領域１２．Ｐ領域１３のゲート制御線８に接
続されたＰ、Ｎ拡散層１６．１８が容？４に接続される
Ｐ、Ｎ拡散層１７．１９を挟むように配置されている。
第１図の等価回路を第２図に示し、４Ａは容量４と寄生
容量との合成容量を示す。
容量との合成容量を示す。
次に、動作について説明する。
スイッチ回路を構成するＰ、Ｎチャンネルトランジスタ
２，３のＰ、Ｎ拡散層１７．１９は、両側にゲート電極
を挟んでＰ、Ｎ拡散層１６．１８が配置されているので
、両方向に対してトランジスタ構造となる。すなわち、
Ｐ、Ｎ拡散層１７゜１９は２つのトランジスタ部分のソ
ースあるいはドレインを兼ね備えており、両端のＰ、Ｎ
拡散層１６．１８を接続すれば、Ｐ、Ｎチャンネルトラ
ンジスタ２．３の駆動能力は倍増する。
２，３のＰ、Ｎ拡散層１７．１９は、両側にゲート電極
を挟んでＰ、Ｎ拡散層１６．１８が配置されているので
、両方向に対してトランジスタ構造となる。すなわち、
Ｐ、Ｎ拡散層１７゜１９は２つのトランジスタ部分のソ
ースあるいはドレインを兼ね備えており、両端のＰ、Ｎ
拡散層１６．１８を接続すれば、Ｐ、Ｎチャンネルトラ
ンジスタ２．３の駆動能力は倍増する。
この発明の容量制御装置において、従来のスイッチ回路
に対して導通抵抗を半分にするときは、ゲート電極の幅
を従来と同じ幅とすればよく、Ｐ、Ｎ拡散層１７．１９
の寄生容量は変わらない。
に対して導通抵抗を半分にするときは、ゲート電極の幅
を従来と同じ幅とすればよく、Ｐ、Ｎ拡散層１７．１９
の寄生容量は変わらない。
また、スイッチ回路の導通抵抗を同一にするときは、ゲ
ート電極の幅を半分とすればよく、寄生容量も約半分に
なる。
ート電極の幅を半分とすればよく、寄生容量も約半分に
なる。
したがって、スイッチ回路の導通抵抗および寄生容量を
小さくすることができ、スイッチ回路で制御する微少容
量の設定が容易になる。
小さくすることができ、スイッチ回路で制御する微少容
量の設定が容易になる。
なお、上記実施例では、容量４に接続されるＰ、Ｎ拡散
層１７．１９を２つのトランジスタ部分で共有させたが
、第３図に示すように、Ｐ、Ｎ拡散層１７．１９をゲー
ト制御線８に接続して共有させてもよい。この場合は、
ゲート制御線８に浮遊する寄生容量を小さくできる効果
を奏する。
層１７．１９を２つのトランジスタ部分で共有させたが
、第３図に示すように、Ｐ、Ｎ拡散層１７．１９をゲー
ト制御線８に接続して共有させてもよい。この場合は、
ゲート制御線８に浮遊する寄生容量を小さくできる効果
を奏する。
また、第４図（第５図に等価回路を示す。）に示すよう
に、容量４をソースとドレインとの間に接続すれば、ス
イッチ回路がオンのときはソース。
に、容量４をソースとドレインとの間に接続すれば、ス
イッチ回路がオンのときはソース。
ドレインがＰ、Ｎ領域１２．１３に対して有する寄生台
Ｊ１２０が接続され、スイッチ回路がオフのときは各容
量４，２０が直列に接続され、寄生容量２０よりも微少
な容量の制御ができるという効果を奏する。
Ｊ１２０が接続され、スイッチ回路がオフのときは各容
量４，２０が直列に接続され、寄生容量２０よりも微少
な容量の制御ができるという効果を奏する。
さらに、Ｐ、Ｎチャンネルトランジスタ２．３をそれぞ
れ２つのトランジスタ部分で構成したが、３つ以上のト
ランジスタ部分で構成しても同様な効果が得られる。
れ２つのトランジスタ部分で構成したが、３つ以上のト
ランジスタ部分で構成しても同様な効果が得られる。
以上のように、この発明によれば、微少容量接続側のス
イッチ回路の寄生容量なＰ、Ｎチャンネルトランジスタ
て囲む構成としたので、寄生容量を小さくてきるととも
に、スイッチ回路に並列に容量を接続することによって
微少容量接続側の容量に比べて小さい容量を制御するこ
とができるという効果がある。
イッチ回路の寄生容量なＰ、Ｎチャンネルトランジスタ
て囲む構成としたので、寄生容量を小さくてきるととも
に、スイッチ回路に並列に容量を接続することによって
微少容量接続側の容量に比べて小さい容量を制御するこ
とができるという効果がある。
第１図はこの発明の一実施例による容量制御装置のマス
クパターン図、第２図は第１図に示す容量制御装置の等
価回路図、第３図、第４図はこの発明の他の実施例を示
す容量制御装置のマスクパターン図、第５図は第４図に
示す容量制御装置の等価回路図、第６図は従来の容量制
御装置のマスクパターン図、第７図は第６図に示す容量
制御装置のＰ、Ｎチャンネルトランジスタの部分を示す
断面図である。 図において、ｌはインバータ、２はＰチャンネルトラン
ジスタ、３はＮチャンネルトランジスタ、４は容量、４
Ａは合成容量、５は負電圧電源線、６はは負電圧電源線
、７は入出力線、８はゲート制御線、９はポリシリコン
、ｌＯはアルミニウム配線、ＩＩＡ、ＩＩＢは拡散領域
、１２はＮ領域、１３はＰ領域、１４．１５はコンタク
ト部、１６．１７，１８．１９はＮ、Ｐ拡散層、２０は
寄生容量を示す。 なお、図中、同一符号は同一、または相当部分を示す。 手続補正書（自発）
クパターン図、第２図は第１図に示す容量制御装置の等
価回路図、第３図、第４図はこの発明の他の実施例を示
す容量制御装置のマスクパターン図、第５図は第４図に
示す容量制御装置の等価回路図、第６図は従来の容量制
御装置のマスクパターン図、第７図は第６図に示す容量
制御装置のＰ、Ｎチャンネルトランジスタの部分を示す
断面図である。 図において、ｌはインバータ、２はＰチャンネルトラン
ジスタ、３はＮチャンネルトランジスタ、４は容量、４
Ａは合成容量、５は負電圧電源線、６はは負電圧電源線
、７は入出力線、８はゲート制御線、９はポリシリコン
、ｌＯはアルミニウム配線、ＩＩＡ、ＩＩＢは拡散領域
、１２はＮ領域、１３はＰ領域、１４．１５はコンタク
ト部、１６．１７，１８．１９はＮ、Ｐ拡散層、２０は
寄生容量を示す。 なお、図中、同一符号は同一、または相当部分を示す。 手続補正書（自発）
Claims (1)
- スイッチ回路を構成するｐチャンネルトランジスタ，
Ｎチャンネルトランジスタのソース，ドレインを接続し
、前記ソースまたは前記ドレインに前記スイッチ回路の
寄生容量を含む容量を接続した構成の容量制御装置にお
いて、前記ソースと前記ドレインとを交互に配置し、前
記ソースと前記ドレインとの間に同一のゲート電極を分
岐させた複数のトランジスタ部分で前記Ｐ，Ｎチャンネ
ルトランジスタを構成したことを特徴とする容量制御装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62113612A JPH07101709B2 (ja) | 1987-05-12 | 1987-05-12 | 容量制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62113612A JPH07101709B2 (ja) | 1987-05-12 | 1987-05-12 | 容量制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63280451A true JPS63280451A (ja) | 1988-11-17 |
| JPH07101709B2 JPH07101709B2 (ja) | 1995-11-01 |
Family
ID=14616630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62113612A Expired - Fee Related JPH07101709B2 (ja) | 1987-05-12 | 1987-05-12 | 容量制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07101709B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5894232A (ja) * | 1981-11-30 | 1983-06-04 | Toshiba Corp | 半導体アナログスイッチ回路 |
-
1987
- 1987-05-12 JP JP62113612A patent/JPH07101709B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5894232A (ja) * | 1981-11-30 | 1983-06-04 | Toshiba Corp | 半導体アナログスイッチ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07101709B2 (ja) | 1995-11-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |