JPS63284832A - トレンチ分離構造を注入領域に自己整合させる方法 - Google Patents

トレンチ分離構造を注入領域に自己整合させる方法

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JPS63284832A
JPS63284832A JP63074885A JP7488588A JPS63284832A JP S63284832 A JPS63284832 A JP S63284832A JP 63074885 A JP63074885 A JP 63074885A JP 7488588 A JP7488588 A JP 7488588A JP S63284832 A JPS63284832 A JP S63284832A
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isolation
trench
region
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JP63074885A
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ミツチエル・リン・ケバーグ
チヤールズ・ウイリアム・コバーガー、サード
ジエローム・ブレツト・ラスキイ
ポール・クリスチアン・パリス
フランシス・ロジヤー・ホワイト
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International Business Machines Corp
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    • H10P76/00—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography
    • H10P76/40—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising inorganic materials
    • H10P76/408—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising inorganic materials characterised by their sizes, orientations, dispositions, behaviours or shapes
    • H10P76/4085—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising inorganic materials characterised by their sizes, orientations, dispositions, behaviours or shapes characterised by the processes involved to create the masks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10W10/10—Isolation regions comprising dielectric materials
    • H10W10/17—Isolation regions comprising dielectric materials formed using trench refilling with dielectric materials, e.g. shallow trench isolations

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  • Element Separation (AREA)
  • Drying Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、トレンチ分離構造を、注入したウェル領域に
自己整合させる方法に関するものである。
Ｂ、従来技術 半導体工業は、より小型でより集積度の高い超大規模集
積回路（ＶＬＳＩＣ）に向かう傾向がある。
デバイスが小型になり、集積度が高くなるとともに、デ
バイスの相互作用が生じ易く、大きな問題になる。隣接
する半導体デバイス間を電気的に分離するため、多くの
方法が提案されてきた。
本発明が対象とする分離の手法は、注入したウェル領域
の周囲に整合した分離トレンチ構造の使用である。第２
図に、分離トレンチ構造を有する注入した半導体デバイ
スの断面図を示す。
詳細に説明すると、半導体基゛板本体１００に形成した
ドーピングまたは注入したウェル領域１１０が示されて
いる。この出願では、注入されたウェル領域１１０は、
多数の半導体デバイス、たとえばバイポーラ・トランジ
スタ、ＦＥＴトランジスタ、ダイオード等のいずれかに
使用される領域を表わす総称である。注入されたウェル
領域１１０の周囲には、絶縁材料１４０で充てんした分
離トレンチ１２０および１３０が形成されている。絶縁
材料１４０を充てんした分離トレンチ１２０および１３
０はそれぞれ、注入したウェル領域を隣接の注入された
ウェル領域またはデバイスから分離する、分離トレンチ
構造すなわちバリアである。
絶縁体材料としては周知のいずれの材料を使用すること
もできるが、適当な例には二酸化シリコンがある。
第２図は理想的な構成、すなわち分離トレンチ構造が注
入されたウェル領域の周囲に完全に整合しており、これ
らの分離構造間の半導体基板領域全体が、最適なドーピ
ング濃度で効率的にドーピングされたものであることに
注目されたい。
次に、第３Ａ図ないし第３Ｃ図を参照すると、上記のト
レンチ分離構造の製作のための従来技術による方法が示
されている。この従来技術の方法では、最終的な構造を
製作するために、２回のマスキング工程が用いられる。
第３Ａ図に示す第１の工程では、第１のレジスト層２１
０を、半導体基板本体２００の表面上に形成させる。こ
の第１のレジスト層２１０は、第１のマスクによりパタ
ーンが付けられており、ウェル領域２３０の半導体基板
本体２００へのドーピングを容易にするために用いる開
口２２０を形成している。
注入が行なわれると、第１のレジスト層２１０は除去さ
れ、第２のレジスト層が半導体基板本体２００の表面上
に形成される。次に、第２のレジスト層２４０は、第３
Ｂ図に示すように、第２のマスクによりパターンが付け
られ、分離トレンチ２７０および２８０を半導体基板本
体２００にエツチングするために用いられるトレンチ開
口２５０および２６０が形成される。これが形成される
と、第２のレジスト２４０が除去され、分離トレンチ２
７０および２８０を、絶縁材料２９０で充てんする。こ
れらの工程の結果、第３Ｃ図に示すような対応する分離
トレンチ構造を有する注入したウェル領域２３０が得ら
れる。
第３Ａ図ないし第３Ｃ図では、工程を示すほかに、この
従来技術の方法の欠点も示す。これらの欠点の第１のも
のは、２回のマスクの使用によるものである。第３Ｂ図
および第３Ｃ図かられかるように、第１および第２のマ
スクの不整合があると、分離トレンチ構造と、対応する
注入されたウェル領域との間に不整合が生じる。この不
整合は、少なくとも２つの点で不利である。その第１は
、注入されたウェル領域２３０の一部が、分離領域の外
側にはみ出すことである。このはみ出した注入は、隣接
するデバイスを妨害することが多い。
第２に、分離領域の一部が最適なドーピング濃度より低
くなり、このため半導体基板領域の利用効率が低下する
。もう１つの欠点として、分離構造の幅が広くなるため
に、半導体基板領域の利用効率が低下する。この幅の拡
大は、トレンチ開口部を画定するために、フォトリソグ
ラフィ・マスキングを使用することに付随する制限によ
って生じる。
従来技術にはこのような欠点があるため、分離トレンチ
構造が注入された“ウェル領域に自己整合すること、分
離領域の外側にはみ出した注入領域を形成しないこと、
および分離構造間の半導体基板領域が、最適なドーピン
グ濃度にドーピングされることを保証する加工法が求め
られてきた。さらに、狭い分離トレンチ構造を形成する
加工法も求められてきた。
Ｃ８発明が解決しようとする問題点 本発明の目的は、トレンチ分離構造を、注入したウェル
領域と自己整合させる改良された加工法を提供すること
にある。
本発明の他の目的は、分離トレンチの幅が最小になるよ
うな、トレンチ分離法を提供することにある。
本発明のさらに他の目的は、工程数が最少のトレンチ分
離加工法を提供することにある。
Ｄ０問題点を解決するための手段 本発明の目的は、１つのマスキング層と、側壁像反転（
ＳＩＲ）法を使用する分離トレンチ構造加工法により実
現される。半導体基板を覆うマスキング層の開口を介し
てドーパント・イオンを注入して注入領域を形成する。
次いで、マスキング層の開口の側壁に側壁スペーサを形
成し、側壁像反転処理を行なって、側壁スペーサに対応
する位置に開口を有するマスク構造体を形成する。次に
このマスク構造体を介して基板に分離トレンチをエツチ
ングする。
第１Ａ図〜第１Ｆ図では、マスキング層（３１０）の開
口（３２０）を介してドーパント・イオンを注入して注
入領域（３３５）を形成した後、側壁スペーサ（３２２
，３２４）を形成しているが、第４Ａ図〜第４Ｆ図およ
び第５Ａ図〜第５Ｈ図に示すように、マスキング層（３
１０）の開口（４２０または５２０）の側壁に側壁スペ
ーサ（３２２，３２４または５２２．５２４）を形成し
た後ドーパント・イオンを注入して注入領域（４３５ま
たは５３５）を形成し、そして、側壁スペーサの側壁に
さらに追加の側壁スペーサ（第５図、５２Ｂ、５２８）
を形成する工程を経て（第５図）または経ずに（第４図
）、側壁像反転処理を行なうこともできる。この場合は
、第１図のごとくトレンチ分離領域を注入領域に自己整
合させることができるだけでなく、第４図のごとく注入
領域からはみ出た望ましくない横方向拡散領域（４３９
）をトレンチ領域（３４Ｂ、３４８）の中に吸収したり
、第５図のとと（横方向拡散領域（５３９）および注入
領域側端部の低濃度部分の両方をトレンチ領域の中に吸
収することができる。
Ｅ、実施例 第１Ａ図ないし第１Ｆ図を参照すると、本発明の第１の
加工法が示されている。これらの図、および以下の図で
は、示された高さ、幅および厚さは説明のために例とし
て示したものであり、相対的寸法や実際の寸法を示すも
のでなく、誇張した寸法もあることを理解されたい。既
知の代表的な寸法の例は、下記の説明で示す。
第１Ａ図に示す第１の工程では、レジスト層３１０を半
導体基板本体３００の上面に形成させる。
このレジスト層３１０は、周知の感光性重合体（たとえ
ばノボラック）からなるもので、パターン付けを行ない
、ウェル開口３２０を設ける。別の方法として、ポリイ
ミド等のマスキング層を層３１０として使用することも
できるが、その場合は開口は後で付着させるフォトレジ
スト層によって画定されることになる。後で重要である
ことがわかる点の１つの態様は、適当なレジスト層とエ
ツチング法を使用して、実質的に垂直な側壁を有する開
口を形成させることである。次に、ウェル開口３２０を
使用して、ドーピング材料を半導体基板本体３００に注
入し、ウェル領域（たとえば、Ｐ型基板中のＮ型ウェル
領域）を画定する。この注入された領域がウェル領域で
あるものとして説明するが、実際には注入を使用して、
分離が必要などのような拡散領域を形成させることもで
きる。
拡散領域を作成した後、トレンチ分離構造を形成させる
必要がある。このために、本発明では、従来技術のよう
な２枚のマスクを使用する方法は使用しない。その代わ
りに、本発明では、元のレジスト層と開口上に側壁スペ
ーサを使用して、各種の半導体構造の整合を行なう。側
壁スペーサを使用した例の１つは、この出願の出願人に
譲渡された米国特許第４３８８８１３号明細書に見られ
る。この特許では、軽度にドーピングしたドレインを有
するＭＯＳダイナミックＲＡＭの構造を開示している。
本発明では、側壁スペーサを使用するほかに、ＳＩＲ法
の使用をさらに洗練させて、非常に狭い分離トレンチを
製作する。このようなトレンチが望ましいのは、半導体
基板の大部分が、半導体デバイスの作成に使えるように
なるためである。ＣＭＯＳデバイスのトレンチ分離の評
価に関する参考文献の１つに、Ｒ，Ｄ、ラング（Ｒ，Ｄ
。
Ｒｕｎｇ　）の論文″’ＣＭＯ８ＶＬＳＩへのトレンチ
分離応用の見通しくＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ　
Ｐｒｏｓｐｅｃｔｓｆｏｒ　Ａｐｐｌｉｃａｔｉｏｎ　
ｉｎ　ＣＭＯＳ　ＶＬＳＩ）″、ＩＤＥＭテクニカル・
ダイジェスト（ＩＥＤＭ　ＴｅｃｈｎｉｃａｌＤｉｇｅ
ｓｔ）　、１９８４年、ｐ、５７４〜５７７がある。
この発明を完全に理解するのに必要なので、側壁スペー
サと、ＳＩＲ法について簡単に説明を行なう。従来のフ
ォトリングラフィ・マスキング法では、マスクを半導体
構造の上に置いた後、光を用いてレジスト層の表面上に
マスクの像を結像させる。収束と光の波長の制約のため
、形成する像を小さくするのには限度がある。側壁スペ
ーサ（垂直側壁構造すなわちマンドレル上に形成させた
材料の層）を用いてマスクの像を画定することにより、
フォトリソグラフィで得られる像の寸法より小さい像を
形成させることができる。さらに、垂直側壁構造上に、
きわめて薄い層を形成することができ、しかもこの層の
厚さが厳密に制御できるため、側壁スペーサ法を用いる
と、像の寸法を高度に制御することが可能である。
側壁スペーサ法の第１段階で、注入されたウェル領域３
３５が形成されると、半導体構造の表面全体の上に共形
層３３０を形成させる。層３３０は、材料がすべての露
出面上、特にレジスト層の側壁３１６および３１８上に
等しい厚さで付着されるという意味で、”共形（コンフ
ォーマル）″でなければならない。これには、周知のど
の共形付着方法および材料を使用してもよく、たとえば
、好ましい実施例では、化学蒸着（ＣＶＤ）により、窒
化物材料を付着させる。
側壁スペーサ法で重要な点は、開口３２０の輪郭を描く
レジスト層の側壁３１８および３１８を垂直マンドレル
として使用して、その上に共形層の一部を形成させるこ
とである。”垂直”とは、半導体が保持される位置によ
って変わる相対的な方向であるので、側壁すなわちマン
ドレル３１６および３１８は、厳密にいえば、半導体基
板の表面に対して垂直であるということである。共形層
３３０の側壁３１６および３１８上にある部分が、分離
トレンチを画定するのに用いるマスクに対応する。形成
すべき分離トレンチの幅は、共形層３３０の厚みに正確
に対応するため、この層は、必要な分離トレンチの幅に
等しい厚みに付着させるべきである。１例として、０．
２μｍの厚みの窒化物層が適当である。
共形層３３０を付着させた後、異方性エツチングを行な
う。このエツチングは、共形層３３０の水平部分を侵食
するが、垂直部分は侵食せずに残すという優先方向を持
つという意味で、”異方性”と呼ばれる。異方性エツチ
ングを行なった後の状態を第１Ｂ図に示す。最初にレジ
スト層３１０の上面とウェル開口３２０内に付着させた
共形層３３０の水平部分が除去されているのがわかる。
残った部分が、側壁スペーサ３２２および３２４である
。
側壁スペーサ３２２および３２４を形成させた後、側壁
像反転（ＳＩＲ）工程を行なう。”側壁像反転”とは、
（マスキング構造中の）現在側壁スペーサが付着されて
いる所に、開口を形成させる工程を意味する。側壁的ス
ペーサは狭いため、マスキング構造中に得られる開口も
狭い。側壁像反転法を行なうことにより、トレンチ開口
を画定する既存のＳＩＲ法は、本出願の出願人に譲渡さ
れた米国特許第４５０２９１４号明細書に記載されてい
る。その教示を引用により本明細書に組み入れる。実験
の間に、上記の特許で開示された平坦化エツチング法は
、エツチングの選択性が良（ないために、この発明の実
施には最適ではないことがわかった。そのため、上記特
許に記載されたＳＩＲ法を、第１Ｃ図および第１Ｄ図を
参照して下記に説明するように変更した。
レジストの除去後、第１Ｃ図に示すように、層３４０を
半導体基板本体の上面に付着させ、垂直像部分３２２お
よび３２４を被覆する。次に、層３４０に対して、側壁
像部分３２２および３２４の上面が研磨され、または切
り取られるまで平坦化エツチング（研磨が好ましい）を
行なう。この研磨工程は、研磨スラリ（たとえば Ｃａｂ−０−８ｉｌとＫＯＨ）を用い、研磨パッドの圧
力を約１ｋｇ／ｃｍ２（１４ｐｓｉ）にして行なうのが
よい。側壁スペーサ３２２および３２４の上面を露出さ
せた後、側壁スペーサを優先的に侵食し、他の表面は侵
食しないようなエッチャントを用いてエツチングを行な
う。側壁スペーサを窒化物で形成する好ましい実施例で
は、層３４０は酸化シリコンで形成させる。高温のＨ３
ＰＯ４は、実質的に周囲の酸化物を侵食することなく、
窒化物スペーサを侵食する。この結果得られた構造は第
１Ｄ図に示すように、注入されたウェル領域３３５に完
全に整合したトレンチ開口３４２および３４４を有する
分離トレンチ・マスク構造である。
次に、第１Ｅ図に示すように、トレンチ開口３４２およ
び３４４を用いて、半導体基板本体３００に分離トレン
チ３．４６および３４８をエツチングする。このエツチ
ングは、周知の半導体エツチング法で行なうことができ
るが、好ましい実施例では、塩素を主成分にした反応性
イオン・エツチング（ＲＩＥ）で行なう。次に、残った
酸化物層３４０を除去する。
用途によっては、空気で充てんした分離トレンチが分離
構造として適当な場合もあるが、好ましい実施例では、
分離トレンチ８４６および３４８を絶縁材料３５０で充
てんし、これにより第１Ｆ図に示す分離構造を得る。拡
散工程とＳＩＲ工程の両方に同じ開口を使用したため、
分離トレンチ構造は注入されたウェル領域の両端に自己
整合される。
上記の工程により、自己整合が行なわれるが、このよう
な加工法は、注入したイオンが横方向に拡散するため、
欠点を生じることがある。すなわち、第１Ａ図に示すよ
うに、注入中にイオンは基板のレジストの開口３２０に
よって露出した部分に対して横方向に拡散し、ドーパン
ト濃度の低い横方向拡散領域３３９を形成する。第１Ｆ
図で、これらの横方向拡散領域３３９は分離されたウェ
ル領域の外側にはみ出すことに注目されたい。ウェル開
口３２０の周囲に沿って画定されたトレンチ開口３４２
および３４４を用いて、半導体基板本体に分離トレンチ
３４６および３４８を垂直にエツチングするので、ウェ
ル開口３２０の外側にある部分３３９は除去されない。
この結果は、分離された領域の外側に横方向に拡散した
ドーパントが、隣接のデバイスを妨害することがあるた
め不利である。
第４Ａ図ないし第４Ｆ図は、この横方向拡散の間題を回
避する別の方法を示す図である。第４Ａ図ないし第４Ｆ
図で、第１の実施例と同じ構成要素は同じ数字または文
字で表わし、これらについての詳細な説明は省略する。
第４Ａ図ないし第４Ｆ図の代替方法で、注入されたウェ
ル領域を形成させる工程を、共形層３３０が異方性エツ
チングされて側壁スペーサ３２２および３２４が画定さ
れた後まで遅らせる。第４Ｂ図に示すように、側壁スペ
ーサ３２２と３２４の間の空間４２０を使って、狭い注
入されたウェル領域を画定させる。第１Ａ図ないし第１
Ｆ図の領域３３５と同様に、注入されたウェル領域４３
５は、横方向に拡散したドーパントのみによって形成さ
れた濃度の低い周囲領域４３９を有する。
しかし、これらの横方向拡散領域４３９は、第１Ａ図に
示すようにレジスト層３１０の下にあるのと異なり、側
壁スペーサ３２２および３２４の下にあることに注目さ
れたい。第４０図ないし第４Ｆ図に示す残りの側壁像反
転、トレンチのエツチング、およびトレンチの充てん工
程は、第１Ｃ図ないし第１Ｆ図のものと全く同じであり
、得られた分離されたウェル・デバイスは第４Ｆ図に示
すとおりである。
第１Ａ図ないし第１Ｆ図に示す第１の工程と同様、第４
Ａ図ないし第４Ｆ図の工程により、分離構造と注入され
たウェル領域とのすぐれた整合が得られる。その他の利
点として、第４Ａ図ないし第４Ｆ図の工程では、横方向
の拡散を側壁スペーサ３２２および３２４の下に生じさ
せることにより、横方向拡散の問題が回避される。側壁
像スペーサ３２２および３２４を用いて、トレンチ開口
３４２および３４４が画定されるため、横方向に拡散し
たドーパントは、後で、分離トレンチ３４６および３４
８をエツチングする間に除去される。
このようにして、第４Ｆ図に示すように、注入されたウ
ェル領域４３５は、分離トレンチ構造で画定された領域
内に完全に入る。
第４八図ないし第４Ｆ図に示す工程により、すぐれた整
合が得られ、横方向拡散の問題の１つが回避されるが、
新たな欠点が生じることがある。
第４Ｆ図に示す得られた分離されたウェル・デバイスで
、注入されたウェル領域４３５の分離領域３５０および
３５２に隣接する部分が、最適ドーピング濃度より低く
なることがある。この濃度の低下は、ドーパント原子が
領域４３９中に拡散して欠乏するためである。この欠点
および前記の欠点は、下記に第５Ａ図ないし第５Ｈ図を
参照して説明する好ましい実施例により解決される。
第５Ａ図ないし第５Ｈ図で、第１の実施例と同じ構成要
素は同じ数字または文字で表わし、これらについての詳
細な説明は省略する。
第５Ａ図に示す第１の工程では、第１Ａ図および第４Ａ
図に示す方法と同じ方法でレジスト層３１０を半導体基
板本体３００の上面に形成させる。
このレジスト層３１０にパターン付けし、開口を形成さ
せた後、第１の共形層５３０を形成させる。
第１の共形層５３０は、第１Ａ図および第４Ａ図の共形
層と同様の方法により、同様な材料を用いて形成させる
が、厚さはこれらより薄くする点が異なる。好ましい実
施例では、第１の共形層の厚みは、所要の分離トレンチ
構造の厚みの半分とする。
次に、第１Ａ図および第４Ａ図に示す方法と同じ方法で
、異方性エツチングを行ない、第１の共形層５３０の水
平部分を除去する。この結果、第５Ｂ図に示すような第
１の側壁スペーサ５２２および５２４が画定される。次
に、第１の側壁スペーサ５２２と５２４との間の領域５
２０開口として使用して、ウェル領域５３５に注入を行
なう。
前記の実施例と同様に、注入したドーパントの拡散によ
り、横方向拡散領域５３９が形成される。
第４Ｂ図に示す工程と同様に、横方向拡散領域５３９は
、既存の第１の側壁像部分５２２および５２４の下に形
成される。
注入されたウェル領域５３５を形成した後、第５Ｃ図に
示すように、第２の共形層５３２を、半導体構造全体の
上に形成させる。第２の共形層５３２は、第１の共形層
５３０と同じく、第１Ａ図および第４Ａ図と同様な方法
で、同様な材料を用いて形成させるが、厚さはこれらよ
り薄くする点が異なる。好ましい実施例では、第２の共
形層５３２は、所要の分離トレンチ構造の幅の２分の１
になるように付着させる。次に第２の異方性エツチング
を行ない、第２の共形層５３２の水平部分を除去する。
この結果、第５Ｄ図に示すように、第１の側壁像部分５
２２および５２４に隣接して、それぞれ第２の側壁スペ
ーサ５２６および５２８が残る。
第１の側壁スペーサ５２２．５２４と、隣接する第２の
側壁スペーサ５２Ｅ３．５２８の幅の合計は、所要の分
離トレンチ構造の幅に等しい。すなわち、側壁スペーサ
の対５２２．５２８および５２４．５２８はそれぞれ、
厚みがより大きい第１Ｂ図および第４Ｂ図の側壁像部分
３２２および３２４と等価であり、同様の機能を有する
。第５Ｅ図ないし第５Ｈ図に示す残りの側壁像の反転、
トレンチのエツチング、およびトレンチ充てん工程は、
前記の第１Ｃ図ないし第１Ｆ図の工程と同様に行なう。
得られた分離構造を第５Ｈ図に示す。
好ましい工程５Ａないし５Ｈにより、分離ウェル領域が
形成され、この注入されたウェル領域５３５は、分離ト
レンチ構造と完全に整合する。さらに、この方法により
、横方向拡散のはみ出しの問題が回避され、幅全体に最
適なドーピング濃度を持つ分離されたウェル領域が得ら
れる。この結果は、第１および第２の共形層を使用して
、それぞれ第１および第２の側壁スペーサ５２２．５２
４および５２６．５２８を画定することによって得られ
た。第１の側壁像５２２と５２４との間の領域５２０は
、ウェル領域に注入するための開口として用いられる。
このように、ドーパントの横方向の拡散が、第１の側壁
像の部分の下で生じるが、後の分離トレンチのエツチン
グの間に除去される。ウェルのドーピング濃度に関して
は、薄い第１の側壁スペーサ５２２と５２４との間の領
域を、ウェル開口５２０として使用することにより、第
４Ｂ図の実施例の注入されたウェル領域４３５よりも幅
の広い注入されたウェル領域５３５の形成も行なわれる
。このようにして、ドーパント濃度の低い横方向拡散領
域５３８が完全に第１および第２の側壁像の部分の下に
なり、したがって、後の分離トレンチのエツチングの間
に除去される。
【図面の簡単な説明】
第１Ａ図ないし第１Ｆ図は、この発明の１つの加工法の
断面図、第２図は、理想的な分離構造の断面図、第３Ａ
図ないし第３Ｃ図は、第２図のトレンチ分離構造を得る
ために使用する従来技術による加工法の断面図、第４八
図ないし第４Ｆ図は、この発明の別の加工法を示す断面
図、第５Ａ図ないし第５Ｈ図は、この発明の好ましい加
工法を示す断面図である。 １００．２００．３００・・・・半導体基板、１１０．
２３０．３３５．４３５．５３５・・・・注入されたウ
ェル領域、３２２．３２４・・・・側壁スペーサ、３４
８．３４８・・・・分離トレンチ。 出願人　　インターナシロナル・ビジネス・マシーンズ
・コーポレーシロン 代理人　　弁理士　　山　　本　　仁　　朗（外１名） 第１Ａ図 第１Ｃ図 第１Ｅ図 第４Ｂ図 第４Ｄ図 第１Ｆ図

Claims (2)

    【特許請求の範囲】
  1. （１）半導体基板の表面に、実質的に垂直な側壁を持っ
    た開口を有する第１のマスキング層を形成する工程と、 上記マスキング層を介して上記基板にドーパント・イオ
    ンを注入して上記基板に注入領域を形成する工程と、 上記開口の上記側壁に側壁スペーサを形成する工程と、 上記側壁スペーサを覆うのに十分な厚さの第２のマスキ
    ング層を形成し、上記側壁スペーサが露出されるまで上
    記第２のマスキング層の上部を研摩処理し、上記側壁ス
    ペーサを除去して上記第２のマスキング層を残すことに
    よって、上記側壁スペーサに対応する位置に開口を有す
    るマスク構造体を形成する側壁像反転処理を行なう工程
    と、上記マスク構造体を介して上記基板に分離トレンチ
    をエッチングする工程と、 を含む、トレンチ分離構造を注入領域に自己整合させる
    方法。
  2. （２）半導体基板の表面に、実質的に垂直な側壁を持っ
    た開口を有するマスキング層を形成する工程と、 上記開口の上記側壁に側壁スペーサを形成する工程と、 上記側壁スペーサの間の基板領域にドーパント・イオン
    を注入して上記基板に注入領域を形成する工程と、 上記側壁スペーサの側壁に追加の側壁スペーサを形成す
    る工程を経てまたは経ずに、側壁スペーサと対応する位
    置に開口を有するマスク構造体を形成する側壁像反転処
    理を行なう工程と、 上記マスク構造体を介して分離トレンチをエッチングす
    る工程と、 を含む、トレンチ分離構造を注入領域に自己整合させる
    方法。
JP63074885A 1987-04-30 1988-03-30 トレンチ分離構造を注入領域に自己整合させる方法 Pending JPS63284832A (ja)

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