JPS58100441A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS58100441A
JPS58100441A JP56198862A JP19886281A JPS58100441A JP S58100441 A JPS58100441 A JP S58100441A JP 56198862 A JP56198862 A JP 56198862A JP 19886281 A JP19886281 A JP 19886281A JP S58100441 A JPS58100441 A JP S58100441A
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mask
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semiconductor device
forming
thin layer
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Yoshihide Nagakubo
長久保　吉秀
Hiroshi Momose
百瀬　啓
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Toshiba Corp
Tokyo Shibaura Electric Co Ltd
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  • Local Oxidation Of Silicon (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の技術分野 本発明は、半導体装置の製造方法の内、特に素子間分離
技術に関する。
発明の技術的背景とその問題点 半導体装置の高密度化、大規模化に伴い、最近の超Ｌ８
１の製造技術は、サブミクロンの加工精度が要求される
領域にさしかかっている。特に１異方性工、チング技術
が製造レベルに入ってきている昨今では、従来用いられ
てきたフォトレジストを用いる写真蝕刻技術も限界に近
づき、また現在素子間分離手法の主流であるＬｖ＠ｏｓ
法も二／ナター７変換差等の欠点から、とのＬ＠＠＠ｌ
法が将来の超ＬＳＩへ適用できる可能性は殆んど無い。
さらに、将来に向けて低消費電力化が重要とされるが、
その目的で相補型ＭＯ８ＬＳＩが急激に脚光を浴びる様
罠なってきた。
しかし、相補型ＭＯ８ＬＳＩが低消費電力で動作する利
点を有する反面、ｐ型１ｍ型のウェル層を有する喪め、
ラッチ・ア、ｆ等の電気的に不良な動作を起こしやすく
、集積度という点で欠点があり九。
発明の目的 本発明は基板とウェル領域の界面等に絶縁物を埋め込ん
だ溝部（素子間分離領域）をサブミクロンの加工精度で
制御性よく形成し得る半導体装置の製造方法を提供しよ
うとするものである。
発明の概要 まず、半導体基板上にｉＥｌのマスクパターンを形成す
る。ここに用いるマスクツリーン材料としては多結晶シ
リコン、非晶質シリコン、二酸化硅素、窒化珪素、Ａｊ
などの金属等を挙げることがで龜る。なお、相補型ＭＯ
８ＬＳＩの製造を行なう場合には、＠１のマスクツター
ンの形成後、このマスクパターンを用いて半導体基板に
該基板と逆導電型の不純物をイオン注入してもよい。
つづいて、第１の！スクＩリーンの少なくとも＠面部に
薄層を形成する。ここに用いる薄層は第１のマス／　／
＃ターン及び後記する第２のマスクツターンに対して選
択工、チング性を有することが必要である。かがる薄層
の材料としては、例えば前記第１のマスクパターンと異
なるように選ばれる二酸化硅素、多結晶シリコン、窒化
珪素等を使用できる。％に第１のマスクパターンが多結
晶シリコンからなる場合、熱酸化処理によ〕該マスクツ
ぐターンの少なくとも側面部に二酸化硅素からなる薄層
を形成し得る。
次いで、前記第１のマスクツ豐ターンの側面部の薄層間
に第２のマスクツターンを選択的に形成する。ここに用
いる第２のマスクツぐターン材料としてはレジスト等を
挙げることができる。
こうし九レゾストによ〕第２のマスクツ臂ターンを形成
するには、例えば全面にレジスト膜を塗布した後、該レ
ジスト膜をエッチパ、りする方法を採用し得る。
次いで、第１．第２のマスクツターンを用いて薄層を除
去した後、この薄層の除去部を介して半導体基板を反応
性イオンエ、チンダ法、又はイオンさリング法等により
°工、チンダして所望深さの溝部を形成する。つづいて
、前記第１゜命 第２のｉスクノ々ターンを残存させた状部、屯しくは除
去した後、全面に二酸化硅素、窒化硅素等の絶縁物を該
溝部が十分埋まるまで堆積し、基板上の絶縁物を除去す
ることによシ溝部内に絶縁物を形成する。なお、絶縁物
の堆積に完本って第１．第２のマスクパターンを用いて
溝郁底部の基板に酸素、炭素、金等の物質をイオン注入
してキャリア・キラ一層を形成してもよい。
しかして、本発明は第１のマスクパターンの少なくとも
側面部に形成した薄層を該第１のマスクパターン及び薄
層間の第２のマスクパターンを用いて除去し、その除去
部″を介して基板をエツチングする九め、第１のマスク
ツヤターンに対してセル７アラインで溝部を形成できる
。また、溝部の巾は薄層の厚さによシ決定されるため、
薄層の厚さを変えることによシ任意にかつ微細に薄部の
巾をコントロールできる。したがって、この溝部に絶縁
物を形成することによシ、すｆｉミクロの加工精度、制
御性よく素子間分離領域を形成でき、ひいては高集積度
の半導体装置を得ることができる。
発明の実施例 本実施例は相補型ＭＯ８ＬＳＩの製造に適用した例であ
る。
〔１〕まず、ｎ型シリコン基板１を熱酸化処理してその
表面に第１の酸化膜２を成長させた後、全面に多結晶シ
リコン膜を堆積し、これをバターニングしてｐ−フェル
形成予定が除去された第１のマスクパターンとしての多
結晶シリコンｒａｐ−ン３を形成した。つづいて、この
多結晶シリ；ンノ母ターン１′をマスタとしてｐｍ不純
物、例えば−田ンを第１の酸化膜２を通して基板ＩＫイ
オン注入してｔロンイオン注入層４を形成し九（＠１図
図示）。
〔１１〕次いで、熱酸化処理を施しえ。この時、第２図
に示す如く多結晶シリコン／臂ターン３の側面部及び上
面部に薄層としての第２の酸化膜ｌが成長させた。つづ
いて、第３図に示すように全ＷＪＫフォトレジスト膜Ｉ
を塗布した後、このフォトレジスト膜６を工、チパック
するととＫより多結晶シリコンパターン３側面部の第２
の酸化膜５間に位置する第１の酸化膜２上にフォトレジ
スト膜（第２のマスクパターン）６′を残存させた（第
４図図示）。
（ｉｉｉ）次いで、残存フォトレジスト膜６′及び多結
晶クリゴｙ／＃ターｙｓをマスクとして該多結晶シリコ
上片部−ン３上面部及び側面部の第２の酸化膜５及び同
側面部の第２の酸化膜５下の第１ｏｉｌ化ｆｌｉｔ部分
を弗化アンモン又は異方性工、チングにより除去した。
この時、第５図に示す如く多結晶シリコンパターン３と
残存フォトレジス）　＠　ｇ’の間ＩｃＩＩ状の微細巾
の開口部７が形成された。つづいて、この開口部７を介
してｎ型シリコン基板１を反応性イオンエツチングによ
〕除去して、環状の溝部８を形成し九（第６図図示）。
〔１■〕次いで、多結晶シリコンツクターン３及び残存
フォトレジスト膜ｅ′を除去した後、全面に８１０、膜
を溝部Ｉ内に十分埋まるように低圧ＣＶＤ法により堆積
し、５ｉｏ２膜及び第１の酸化膜２を基＠１表面が露出
するまでエツチングして溝部１内Ｋ　８１０．９を埋め
て素子間分離領域１ｏを形成した。ひきつづき、熱処理
を施して基板ｌのがロンイオン注入層を拡散させてｐ−
フェル領域１１を形成した（゛第７図図示）。その後、
常法に従りてｐ−ウェル領域１ノ上にゲート酸化膜１１
１を介して多結晶シリコンからなるｒ−ト電極１゛３１
を形成し、ヒの？−）電極ＩＪ嘗及び図示しないレジス
トをマスクとしてｐ−ウェル領域ＪＪＫ！Ｊン等のｍ’
ｌｌ不純物をイオン注入しソース、ドレイン領域として
のｎ型不純物領域１４．１４を形成した。また、電型シ
リコン基板１上にダート酸化膜１２雪・−を介して多結
晶シリコンからなるｒ−）電極１３宮を形成し、この？
−）電極Ｘ　Ｘ、　−・・及び図示しないレジストをマ
スクとして基板１にｌロン等のｐ型不純物を選択的にイ
オン注入してソース、ドレイン領域としてのｐ＋型不純
物領域１５−・を形成して相補型ＭＯ８Ｌ８Ｉを製造し
た（第８図図示）。
しかして、本発明に−よれば素子間分離領域１０を構成
する溝部８を写真蝕刻法を用いずに形成できるため、写
真蝕刻法では不可能に近い微細寸法の素子間分離領域１
０を造ることができ、高集積度の相補型ＭＯ８Ｌ８Ｉを
得ることができる。
しかも、溝部８の巾は多結晶シリコンノ々ターンＪ　Ｉ
ＩｔｌｌｌＫ成長させ九第２の酸化膜ｉの膜厚によって
決定されるため、その酸化膜５の膜厚を調整するととＫ
よシ任意かつ微細な巾の溝部形成、つまシ素子間分離領
域の形成が可能となる。
また、つ、ル領域へのイオン注入マスクとなる多Ｍ晶シ
リコンｐ４ターンＪＫ対してセルファ１１と冨型シリコ
ン基板１の境界に素子間分離領域１０を設けることがで
きる。その結果、相補＠ＭＯｇトランジスタ特有の寄生
ｎｐｎ　）ランジスタ、寄生ｐｕｐ　）ランジスタによ
るツ、チア。
！現象を効果的に防止できる。したがって、従来、ラッ
チア、ｆ現象を防止するために必要とし九つ、ル領域周
辺の１２μｍ程度のスペースを一挙にナゾンク四ンに縮
めることができ、集積度の着しい向上がなされた相補型
ＭＯ８Ｌ８Ｉを得ることができる。更に素子間分離’ｐ
斌ｓｏの形成後Ｋがロンイオン注入層４の熱拡散を行な
えば、該拡散時に不可避的に起こる横方向拡散を基板Ｉ
Ｋ埋め込んだ前記素子間分離領域１０によル阻止してそ
の拡散を零にすることができる。゛たがって、このよう
なｐ−ウェル領域１１の横方向の拡散波がシを零にする
ことによっても、集積度の著しく向上を達成できる。
発明の効果 以上詳述した如く、本発明によれば基板とウェル領域の
界面尋に絶縁物を埋め込んだ溝部傭子間分離領域）をサ
ブミクロンの加工精度で制御性よく形成でき、もりて高
集積度の相補型ＭＯ８Ｌ８Ｉ等の半導体装置を製造し得
る方法を提供できる。
【図面の簡単な説明】
第１図〜第８図は本発明の実施例における相補型ＭＯ８
Ｌ８Ｉの製造工程を示す断面図である。 １・・・−型シリコン基板、３・・・多結晶シリコンハ
ターン（第１のマスクパターン）、４・・・Ｉロンイオ
ン注入層、５・・・第２の酸化膜（薄層）、Ｃ′・・・
残存フォトレゾスト膜（第２のマスク・ダターン）、１
・・・溝部、５−ｓｔｏ、、１０・・・素子間分離領域
、１ノーｐ−ウェル領域、１２重、１２８・・・グー）
酸化膜、１３１　ｍ１３ｍ・・・ｒ−）電極、１４・・
・を型不純物領域、１５・・・ｐ＋型不純物領域。

Claims (1)

  1. 【特許請求の範囲】 （１）　　半導体基板上に第１のマスク／４ターンを形
    成する工程と、このマスクツ臂ターンの少なくと４＠面
    部に薄層を形成する工程と、この薄層間の基板上に第２
    のマスクツターンを選択的に形成する工程と、これら第
    １．第２のマスク／譬ターンを用いて鋏第１のマスクパ
    ターン側面の薄層を除去する工程と、この薄層除去部を
    介して前記半導体基板に溝部を形成した後、この溝部内
    に絶縁物を形成する工程とを具備したことを特徴とする
    半導体装置の製造方法。 （２）繋１のマスク／譬ターンが多結晶シリコン、二酸
    化硅素又は窒化硅素からなることを特徴とする特許請求
    の範囲第１項記載の半導体装置の製造方法。 （３）薄層が二酸化硅素、多結晶シリコン又は窒化硅素
    からなると共に第１のマスクパターンの材料と異なった
    材料から選ばれることを特徴とする特許請求の範囲第１
    項記載の半導体装置の製造方法。 （４）　　第１のマスク／４ターンが多結晶シリコンか
    らなり、このマスクパターンを熱酸化することによシ少
    なくとも該マスク／４ターンの側面部に二酸化硅素から
    なる薄層を形成することを特徴とする特許請求の範囲第
    ２項記載の半導体装置の製造方法。 （５）　　第２のマスク／４ターンがレジストからなる
    ことを特徴とする特許請求の範囲第１項記載の半導体装
    置の製造方法。 （６）ＩＥ２のマスクパターンを全面にし・シスト膜を
    塗布し、このレジスト膜をエッチパ、りすることＫよシ
    ｖｌｈすることを特徴とする特許請求の範囲第３項記載
    の半導体装置の製造方法（７）第１のマスク／ぐターン
    の形成後、このマスク／４ターンを用いて基板と逆導電
    型の不純物之半導体基板にイオン注入することを特徴と
    する特許請求の範囲第１項記載の半導体装置の製遣方法
    。 （８）溝部の形成後、イオン注入法によシ溝部Ｊ。 底部の半導体基板にキャリア・キラ一層を形成すること
    を特徴とする特許請求の範囲第１項記載の半導体装置の
    製造方法。 （９）　　キャリア・キラ一層の形成を、酸素、炭素、
    又は金のイオン注入によシ行なうことを特徴とする特許
    請求の範囲第８項記載の半導体装置の製造方法。 （ト）絶縁物が形成された溝部を半導体基板に形成され
    たウェル領域の境界に設けることを特徴とする特許請求
    の範囲第１項乃至第９項いずれか記載の半導体装置の製
    造方法。
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Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5955055A (ja) * 1982-09-24 1984-03-29 Fujitsu Ltd 半導体装置の製造方法
JPS59107518A (ja) * 1982-11-13 1984-06-21 インタ−ナショナル　ビジネス　マシ−ンズ　コ−ポレ−ション サブミクロン範囲の寸法を有する構造体の形成方法
JPS60207339A (ja) * 1984-03-30 1985-10-18 Matsushita Electronics Corp パタ−ン形成方法
JPS62247530A (ja) * 1986-04-18 1987-10-28 Fujitsu Ltd マスクパタ−ンの形成方法
JPS63284832A (ja) * 1987-04-30 1988-11-22 インターナショナル・ビジネス・マシーンズ・コーポレーション トレンチ分離構造を注入領域に自己整合させる方法
JPH02266517A (ja) * 1989-04-06 1990-10-31 Rohm Co Ltd 半導体装置の製造方法
KR100473736B1 (ko) * 2002-10-28 2005-03-10 매그나칩 반도체 유한회사 반도체 소자의 소자 분리막 형성 방법
JP2005536060A (ja) * 2002-08-14 2005-11-24 アドバンスト・アナロジック・テクノロジーズ・インコーポレイテッド トレンチにより制限された分離拡散領域を備えた相補型アナログバイポーラトランジスタ
JP2008533725A (ja) * 2005-03-11 2008-08-21 ヴィシェイ−シリコニックス 狭小半導体溝構造
JP2008244417A (ja) * 2007-03-23 2008-10-09 Hynix Semiconductor Inc 半導体素子の微細パターン形成方法
JP2012514339A (ja) * 2008-12-31 2012-06-21 サンディスク スリーディー，エルエルシー 柱状構造のためのレジストフィーチャおよび除去可能スペーサピッチを倍増するパターニング法
US8409954B2 (en) 2006-03-21 2013-04-02 Vishay-Silconix Ultra-low drain-source resistance power MOSFET
US8658526B2 (en) 2008-12-31 2014-02-25 Sandisk 3D Llc Methods for increased array feature density
US9425043B2 (en) 2005-12-22 2016-08-23 Vishay-Siliconix High mobility power metal-oxide semiconductor field-effect transistors
US10354920B2 (en) 2011-11-22 2019-07-16 Taiwan Semiconductor Manufacturing Company Methods and apparatus for MOS capacitors in replacement gate process

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5864044A (ja) * 1981-10-14 1983-04-16 Toshiba Corp 半導体装置の製造方法
JPS58222558A (ja) * 1982-06-18 1983-12-24 Hitachi Ltd 半導体装置
US4650544A (en) * 1985-04-19 1987-03-17 Advanced Micro Devices, Inc. Shallow groove capacitor fabrication method
US4849804A (en) * 1985-09-18 1989-07-18 Harris Corp. Fabrication of integrated circuits incorporating in-process avoidance of circuit-killer particles
US4826781A (en) * 1986-03-04 1989-05-02 Seiko Epson Corporation Semiconductor device and method of preparation
US5254218A (en) * 1992-04-22 1993-10-19 Micron Technology, Inc. Masking layer having narrow isolated spacings and the method for forming said masking layer and the method for forming narrow isolated trenches defined by said masking layer
JPH05335529A (ja) * 1992-05-28 1993-12-17 Fujitsu Ltd 半導体装置およびその製造方法
US5963838A (en) * 1993-06-22 1999-10-05 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor device having wiring layers within the substrate
JP3778581B2 (ja) * 1993-07-05 2006-05-24 三菱電機株式会社 半導体装置およびその製造方法
JPH0951083A (ja) * 1995-08-10 1997-02-18 Mitsubishi Electric Corp ゲートアレイ型半導体集積回路装置及びその製造方法
US5708287A (en) * 1995-11-29 1998-01-13 Kabushiki Kaisha Toshiba Power semiconductor device having an active layer
US5889306A (en) * 1997-01-10 1999-03-30 International Business Machines Corporation Bulk silicon voltage plane for SOI applications
US6287937B1 (en) 1997-08-21 2001-09-11 Micron Technology, Inc. Method for simultaneous dopant driving and dielectric densification in making a semiconductor structure
US6121659A (en) * 1998-03-27 2000-09-19 International Business Machines Corporation Buried patterned conductor planes for semiconductor-on-insulator integrated circuit
US6563143B2 (en) 1999-07-29 2003-05-13 Stmicroelectronics, Inc. CMOS circuit of GaAs/Ge on Si substrate
DE10034942B4 (de) * 2000-07-12 2004-08-05 Infineon Technologies Ag Verfahren zur Erzeugung eines Halbleitersubstrats mit vergrabener Dotierung
US7474002B2 (en) * 2001-10-30 2009-01-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having dielectric film having aperture portion
GB0130018D0 (en) * 2001-12-15 2002-02-06 Koninkl Philips Electronics Nv Semiconductor devices and their manufacture
US7834421B2 (en) * 2002-08-14 2010-11-16 Advanced Analogic Technologies, Inc. Isolated diode
US8513087B2 (en) * 2002-08-14 2013-08-20 Advanced Analogic Technologies, Incorporated Processes for forming isolation structures for integrated circuit devices
US20080197408A1 (en) * 2002-08-14 2008-08-21 Advanced Analogic Technologies, Inc. Isolated quasi-vertical DMOS transistor
US8089129B2 (en) * 2002-08-14 2012-01-03 Advanced Analogic Technologies, Inc. Isolated CMOS transistors
US7825488B2 (en) * 2006-05-31 2010-11-02 Advanced Analogic Technologies, Inc. Isolation structures for integrated circuits and modular methods of forming the same
US7378020B2 (en) * 2002-08-14 2008-05-27 Pall Corporation Fluoropolymer membrane
US7902630B2 (en) 2002-08-14 2011-03-08 Advanced Analogic Technologies, Inc. Isolated bipolar transistor
US7812403B2 (en) 2002-08-14 2010-10-12 Advanced Analogic Technologies, Inc. Isolation structures for integrated circuit devices
US7667268B2 (en) 2002-08-14 2010-02-23 Advanced Analogic Technologies, Inc. Isolated transistor
US7741661B2 (en) * 2002-08-14 2010-06-22 Advanced Analogic Technologies, Inc. Isolation and termination structures for semiconductor die
US7939420B2 (en) * 2002-08-14 2011-05-10 Advanced Analogic Technologies, Inc. Processes for forming isolation structures for integrated circuit devices
US7956391B2 (en) * 2002-08-14 2011-06-07 Advanced Analogic Technologies, Inc. Isolated junction field-effect transistor
US7247534B2 (en) 2003-11-19 2007-07-24 International Business Machines Corporation Silicon device on Si:C-OI and SGOI and method of manufacture
WO2007070141A1 (en) 2005-09-12 2007-06-21 Proxy Biomedical Limited Soft tissue implants and methods for making same
US7986029B2 (en) * 2005-11-08 2011-07-26 Taiwan Semiconductor Manufacturing Company, Ltd. Dual SOI structure
KR100867977B1 (ko) 2006-10-11 2008-11-10 한국과학기술원 인도시아닌 그린 혈중 농도 역학을 이용한 조직 관류 분석장치 및 그를 이용한 조직 관류 분석방법
JP2008140939A (ja) * 2006-11-30 2008-06-19 Toshiba Corp 半導体装置およびその製造方法
US7737526B2 (en) * 2007-03-28 2010-06-15 Advanced Analogic Technologies, Inc. Isolated trench MOSFET in epi-less semiconductor sustrate
US7795681B2 (en) * 2007-03-28 2010-09-14 Advanced Analogic Technologies, Inc. Isolated lateral MOSFET in epi-less substrate
US8691659B2 (en) * 2011-10-26 2014-04-08 United Microelectronics Corp. Method for forming void-free dielectric layer
FR3009647A1 (ja) * 2013-08-06 2015-02-13 St Microelectronics Sa
FR3009646A1 (ja) * 2013-08-06 2015-02-13 St Microelectronics Sa

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56137651A (en) * 1980-03-17 1981-10-27 Ibm Method of forming exfoliating region

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3492174A (en) * 1966-03-19 1970-01-27 Sony Corp Method of making a semiconductor device
US3859127A (en) * 1972-01-24 1975-01-07 Motorola Inc Method and material for passivating the junctions of mesa type semiconductor devices
DE2318912A1 (de) * 1972-06-30 1974-01-17 Ibm Integrierte halbleiteranordnung
JPS5193874A (en) * 1975-02-15 1976-08-17 Handotaisochino seizohoho
US4234362A (en) * 1978-11-03 1980-11-18 International Business Machines Corporation Method for forming an insulator between layers of conductive material
US4272308A (en) * 1979-10-10 1981-06-09 Varshney Ramesh C Method of forming recessed isolation oxide layers
JPS5864044A (ja) * 1981-10-14 1983-04-16 Toshiba Corp 半導体装置の製造方法
US4390393A (en) * 1981-11-12 1983-06-28 General Electric Company Method of forming an isolation trench in a semiconductor substrate

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56137651A (en) * 1980-03-17 1981-10-27 Ibm Method of forming exfoliating region

Cited By (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5955055A (ja) * 1982-09-24 1984-03-29 Fujitsu Ltd 半導体装置の製造方法
JPS59107518A (ja) * 1982-11-13 1984-06-21 インタ−ナショナル　ビジネス　マシ−ンズ　コ−ポレ−ション サブミクロン範囲の寸法を有する構造体の形成方法
JPS60207339A (ja) * 1984-03-30 1985-10-18 Matsushita Electronics Corp パタ−ン形成方法
JPS62247530A (ja) * 1986-04-18 1987-10-28 Fujitsu Ltd マスクパタ−ンの形成方法
JPS63284832A (ja) * 1987-04-30 1988-11-22 インターナショナル・ビジネス・マシーンズ・コーポレーション トレンチ分離構造を注入領域に自己整合させる方法
JPH02266517A (ja) * 1989-04-06 1990-10-31 Rohm Co Ltd 半導体装置の製造方法
JP2011159991A (ja) * 2002-08-14 2011-08-18 Advanced Analogic Technologies Inc トレンチにより制限された分離拡散領域を備えた相補型アナログバイポーラトランジスタ
JP2005536060A (ja) * 2002-08-14 2005-11-24 アドバンスト・アナロジック・テクノロジーズ・インコーポレイテッド トレンチにより制限された分離拡散領域を備えた相補型アナログバイポーラトランジスタ
JP4756860B2 (ja) * 2002-08-14 2011-08-24 アドバンスト・アナロジック・テクノロジーズ・インコーポレイテッド トレンチにより制限された分離拡散領域を備えた相補型アナログバイポーラトランジスタ
KR100473736B1 (ko) * 2002-10-28 2005-03-10 매그나칩 반도체 유한회사 반도체 소자의 소자 분리막 형성 방법
US9685524B2 (en) 2005-03-11 2017-06-20 Vishay-Siliconix Narrow semiconductor trench structure
US9412833B2 (en) 2005-03-11 2016-08-09 Vishay-Siliconix Narrow semiconductor trench structure
JP2008533725A (ja) * 2005-03-11 2008-08-21 ヴィシェイ−シリコニックス 狭小半導体溝構造
US9425043B2 (en) 2005-12-22 2016-08-23 Vishay-Siliconix High mobility power metal-oxide semiconductor field-effect transistors
US9437424B2 (en) 2005-12-22 2016-09-06 Vishay-Siliconix High mobility power metal-oxide semiconductor field-effect transistors
US8409954B2 (en) 2006-03-21 2013-04-02 Vishay-Silconix Ultra-low drain-source resistance power MOSFET
US9887266B2 (en) 2006-03-21 2018-02-06 Vishay-Siliconix Ultra-low drain-source resistance power MOSFET
JP2008244417A (ja) * 2007-03-23 2008-10-09 Hynix Semiconductor Inc 半導体素子の微細パターン形成方法
JP2012514339A (ja) * 2008-12-31 2012-06-21 サンディスク スリーディー，エルエルシー 柱状構造のためのレジストフィーチャおよび除去可能スペーサピッチを倍増するパターニング法
US8637389B2 (en) 2008-12-31 2014-01-28 Sandisk 3D Llc Resist feature and removable spacer pitch doubling patterning method for pillar structures
US8658526B2 (en) 2008-12-31 2014-02-25 Sandisk 3D Llc Methods for increased array feature density
US10354920B2 (en) 2011-11-22 2019-07-16 Taiwan Semiconductor Manufacturing Company Methods and apparatus for MOS capacitors in replacement gate process
US10720361B2 (en) 2011-11-22 2020-07-21 Taiwan Semiconductor Manufacturing Company Methods and apparatus for MOS capacitors in replacement gate process

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US4478655A (en) 1984-10-23
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