JPS63288499A

JPS63288499A - リセット回路

Info

Publication number: JPS63288499A
Application number: JP62122806A
Authority: JP
Inventors: Atsushi Suzuki; 厚鈴木
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1987-05-20
Filing date: 1987-05-20
Publication date: 1988-11-25

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】Ｃ概要〕シフトレジスタに蓄積したデータの、雑音等による誤り
をエラー検出回路により検出し、その出力をパルス発生
器の出力と共にＮＡＮＤ回路に加えることにより、リセ
ットパルスを出力して、シフトレジスタを自動的に瞬時
にリセットするようにしたものである。

〔産業上の利用分野〕

本発明はシフトレジスタを備えた回路に係り、シフトレ
ジスタに蓄積したデータをリセ・ノドする回路の改良に
関するものである。

このようなリセット回路は、コスト等の点から人的操作
を必要とせず、自動的に瞬時に行える回路であることが
望ましい。

〔従来の技術〕

第３図は従来例のシフトレジスタのりセント方法を説明
する図である。

第３図において、４個のフリップフロップ（以下ｐｐと
称する）　、ＦＦＩ　、ＦＦ２　、ＦＦ３　、及びＦＦ
４からなるシフトレジスタのリセット回路について説明
する。

ＦＦＩのＱの出力をＦＦ２のＤの入力に接続し、ＦＦ２
のＱの出力をＦＦ３のＤの入力に接続する。そして、Ｆ
Ｆ３のＱの出力をＦＦ４のＤの入力に接続し、ＦＦ４の
Ｑの出力をＦＦＩのＤの入力に接続する。

そして、各ＦＦＩ〜ＦＦ４のＣの入力にクロックを入力
することにより、ＦＦＩに保持したデータはＦＦ２に転
送されＦＦ２に保持したデータはＦＦ３に転送される。

このようにして順次データが転送され、ＦＦ４に保持し
たデータはＦＦＩに転送して戻される。

そして、各ＦＰＩ−ＦＦ４のＱの出力から出力１〜出力
４を取り出し、電話機の保守等における回線切り替えの
切り替え信号として利用する。

今、このシフトレジスタが“１０００”のデータを保持
するとする。即ち、ＦＦＩに“１”　、ＦＦ２〜ＦＦ４
に“０”のデータを保持するとする。雑音等により例え
ばＦＦ３に保持するデータが“ｌ”になったとする。

このエラーを後段の回路（図示しない）で検出し、人的
操作によりリセットを行う。

即ち、ＦＦＩ〜ＰＰ４が有するセント端子（以下Ｓと称
する）、及びリセット端子（以下Ｒと称する）に所定の
電圧を加えることにより行う。今の場合、ＦＰＩのＳｌ
およびＦＦ２〜ＦＦ４のＲを接地する。

一方、ＦＦＩのＲに例えばｖｌとして５Ｖを加えて、Ｆ
Ｆｌに“ｌ”のデータを保持するようにする。又、ＦＦ
２〜ＦＦ４のＳにはｖ２としてＯ■を加えて（即ち接地
して）、“０“のデータを保持するようにする。

その後、ｖｌの電圧をＲから切り離し、ν２の電圧　を
Ｓから切り離す。

このようにして、シフトレジスタのリセットを行ってい
た。

〔発明が解決しようとする問題点〕

しかしながさ上述の従来例のリセット方法によれば、人
的操作によるため操作箇所が増えコストアップが生ずる
という問題点があった。

〔問題点を解決するための手段〕

上記問題点は第１図に示すように、シフトレジスタ２０
と、シフトレジスタ２０に蓄積したデータの誤りを検出
するエラー検出手段３０と、“１”と“０”の繰り返し
パルスを発生するパルス発生手段４ｏと、エラー検出手
段３０の出力とパルス発生手段４ｏの出力を入力して、
シフトレジスタ２０に蓄積したデータをリセットする信
号を出力するリセット信号発生手段５０とを有する本発
明のリセット回路によって解決される。

〔作用〕

第１図において、シフトレジスタ２０に保持したデータ
にエラーが発生した時、エラー検出手段３゜でエラーを
検出する。このエラー検出手段３ｏの出力とパルス発生
手段４０の出力をリセット信号発生手段に加えることに
より、シフトレジスタ２０をリセットする信号を出力す
る。

このリセット信号をシフトレジスタ２０に加えることに
より、自動的にかつ瞬時にシフトレジスタ２０に保持し
たデータをリセットすることが出来る。

〔実施例〕

第２図は本発明の実施例のリセット回路の構成を示すブ
ロック図である。

全図を通じて同一符号は同一対象物を示す。

第２図において、シフトレジスタ２は従来例と同様にＦ
ＦＩ〜ＦＦ４の４個ＯＦＦから成るとし、ＦＰとしては
同じ特性を有するとする。又、ＦＦＩ〜ＦＦ４のζ出力
は、Ｑ出力を反転したものである。

そして、ＰＦＩ〜ＦＦ４のＱ及びＱ出力がエラー検出回
路３内のＮＡＮＤ回路３−１〜３−４に、第２図に示す
結線方法により加えられる。

ＮＡＮＤ回路はすべての入力信号が“１”の時だけ“０
”を出力し、入力信号に１つでも“０“が含まれている
時は出力は“１”となる特性を有する。

このため、例えばＦＦＩに“１＃の信号を保持し、ＦＦ
２〜ＦＦ４に“０”の信号を保持する場合を考えると、
ＦＦＩのＱ出力は“１＃、ζ出力は“０″となり、一方
ＦＦ２〜ＦＦ４のＱ出力は“０５、ζ出力は“１”とな
り、上記ＮＡＮＤ回路３−１〜３−３の出力は“ｌ”、
３−４の出力は“０”となる。これら３−１〜３−４の
出力をＮＡＮＤ回路３−５に加えると、今の場合出力は
“１”となる。これをインバータ３−６を介して反転し
て、“０２をリセット信号発生回路５内のＮＡＮＤ回路
５−１の一方の入力ａに加える。ＮＡＮＤ回路５−１の
他方の入力すには、公知のパルス発生器４から“１”と
“０”を時間的に交互に繰り返すパルスを加える。

すると、今の場合ａ入力に“０”を加えているため、５
−１の出力は“ｌ”となる。これが正常動作の場合であ
る。このＮＡＮＤ回路５−１の出力“ｌ”をインパーク
５−２により反転して“０″　として、シフトレジスタ
２内のＰＦＩのＲ１及びＦＦ２〜ＦＰ４のＳに加える。

この場合、ＦＦＩ〜ＦＦ４は保持している信号を変える
ことはない。

今、ＦＰＩの他に回路の雑音等により、例えばＰＦ３も
“１”を保持しているとする。すると、ＮＡＮ［１回路
３−１〜３−４のすべての出力が４１”となり、ＮＡＮ
Ｏ回路３−５の出力は“０″となる。そして、インバー
タ３−６を介して反転して“１ｍ　となって、ＮＡＮＤ
回路５−１の入力ａに加える。

すると、ＮＡＮＤ回路５−１ではパルス発生器４の出力
のパルスを入力すに加えているため、今の場合パルスの
ｌ＋１＃の瞬間に５−１の出力は０”となり、インバー
タ５−２を介して反転して“ｌ”となる。これをＦＦＩ
のＲ１及びＦＦ２〜ＦＦ４のＳに加えることにより、Ｆ
ＦＩは１”を、ＦＦ２〜ＦＦ４は０”の信号を保持する
ようにリセットされる。

尚、上述の説明では初期値として、ＦＦＩ〜ＦＦ４に“
１０００”の信号を保持するように設定したが、ＮＡＮ
Ｄ回路とシフトレジスタ間、及びリセット信号発生回路
の出力と各ＦＦのＳ、Ｒ等の接続を変えることにより、
例えば初期値として“１００１″のように設定すること
も可能である。

〔発明の効果〕

以上説明のように本発明によれば、シフトレジスタのリ
セットを自動的に瞬時に行うことが出来る。

【図面の簡単な説明】

第１図は本発明の原理図、第２図は本発明の実施例のリセット回路の構成を示すブ
ロック図、第３図は従来例のシフトレジスタのリセット方法を説明
する図である。図において２０はシフトレジスタ、３０はエラー検出手段、４０はパルス発生手段、５０はリセット信号発生手段を示す。＆乾９Ｂ釣ル、握已第　１　面９足、集奔φのシフトレシス９のリセ、７Ｈジも乞脱９
月ずろ国ネ　３図

Claims

【特許請求の範囲】　シフトレジスタ（２０）と、該シフトレジスタ（２０）に蓄積したデータの誤りを検
出するエラー検出手段（３０）と、 “１”と“０”の繰り返しパルスを発生するパルス発生
手段（４０）と、該エラー検出手段（３０）の出力とパルス発生手段（４
０）の出力を入力して、該シフトレジスタ（２０）に蓄
積したデータをリセットする信号を出力するリセット信
号発生手段（５０）とを有することを特徴とするリセッ
ト回路。