JPS6329840B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は受入れ媒体例えば印刷回路板に１以
上の電気的素子を挿入する素子挿入装置に、より
詳細には、受入れ媒体に挿入される前に電気的素
子をテストし検査することに関する。

今日では、各メーカーにより製造される電気的
及び電子的素子の数はますます多くなつている。
これらの素子のメーカーは、製造中及び製造後に
製品について厳密な品質管理を行うことが多い。
しかし、品質管理規準をこのように適用しても、
電気的及び電子的素子が最終消費者によつて拒絶
される比率がいぜん高くなつている。

最終的消費者は、全体的な電気又は電子装置に
おいて１以上の機能を営む特定回路形態となるよ
うに、これらの電気的又は電子的素子を組合せる
ことが多い。特定回路形態は、多くの場合、特定
素子を受入れる印刷回路板によつて規定される。
特定素子は所望の場合には素子挿入装置により自
動的に印刷回路中に挿入され得る。この方法は通
常は大量生産する装置メーカーにより採用されて
いる。

理解されるように、高度の量産条件において
は、素子の自動装填に関連したいろいろの問題を
除去することが重要になる。これには素子挿入装
置への間違つた素子の誤装填が含まれる。このほ
かに適正な素子の間違つた装填即ち挿入について
間違つた方向に素子を配向させることも含まれ
る。更に素子のメーカーによる生産段階から欠陥
のある素子又は装置メーカーによるその後の取扱
いに基因して損傷した素子の発見も含まれる。

これらの理由について電気的及び電子的素子を
チエツクする必要があつても、電気又は電子装置
のメーカーに迅速な素子の取扱い及び挿入の要求
が課せられるため、この必要は充分に満たされな
い。従来はこのため素子挿入時に包括的なテスト
が充分行われていなかつた。この点から通常テス
トは素子の前端のノツチを検出することにより素
子の配向をチエツクすることに限定されていた。
配向が正しいとその素子はその後に印刷回路板に
挿入される。

本発明の一目的は、受入れ媒体に挿入される前
に電気的素子をテストする能力を備えた素子挿入
装置を提供することにある。

本発明の別の目的は、受入れ媒体に挿入する前
に各素子の電気的応答特性を測定する能力を備え
た素子挿入装置を提供することにある。

本発明の更に別の目的は、受入れ媒体に挿入す
る前に各々の電気的素子について独特のテスト状
態を課す能力を備えた素子挿入装置を提供するこ
とにある。

本発明の更に別の目的は、受入れ媒体に挿入す
る前に所定時間各々の電気的素子について独特の
テスト状態を課す能力を備えた素子挿入装置を提
供することにある。

これらの目的及び他の目的は、本発明によれ
ば、受入れ媒体に挿入される直前に素子を通常保
持する１対のフインガーグリツパー内部に複数の
電気接点を配設することによつて達成される。素
子は前記１対のフインガーグリツパーにより最初
保持された時にこれら電気接点に対し整列され
る。本発明によれば１以上の電気接点はテスト信
号を素子に伝達するようになつている。異なる電
気接点はこれらのテスト信号に対する素子の応答
をモニタする。テスト信号の印加及びこれに対す
る素子応答のモニタは選択性テストコントローラ
ーによつて指示される。選択性テストコントロー
ラーは各々の素子による異なる応答を要求する１
以上の異なるテストを指示するように作動する。

これらのテストは、好ましい実施態様によれ
ば、任意の集積回路素子の選択されたピンに論理
レベル信号を加えることから成る。各々のテスト
は更に、特別に選択された電力及び接地レベルを
一時的に集積回路素子に加えることから成る。集
積回路のピン応答は、この特定集積回路素子につ
いての真理値表と比較される。

テストされる素子がチエツクアウトされない場
合、選択性素子テスト制御部は素子挿入装置の主
制御部に通報するように作動する。主制御部はそ
の後いかなる措置も中止し、操作者にも不適切な
テスト結果を通報する。

次に添付図面について本発明の上述した特徴並
びに他の特徴を一層詳細に説明する。

第１図を参照すると、本発明による素子挿入装
置は、概略化されたブロツク線図により示されて
いる。主制御部２０は、１対の伝達リンク２４，
２６を経て、素子選択及び挿入装置２２を制御す
るように作動する。ここに、主制御部２０と選択
及び挿入装置２２は最近のどの素子挿入装置にも
見られる普通の要素である。これらは一例として
米国特許第4063347号に記載された素子挿入装置
に示されている。この米国特許による素子挿入装
置は、主制御装置により指示される逐次形態によ
り素子を選択するように作動する。どちらの場合
にも、特別に選択された素子は、挿入装置内の素
子挿入機構に転送される。素子は次に受入れ媒体
例えば印刷回路板に挿入される。素子挿入装置の
主制御部分は次に挿入すべき素子をその後選択す
るように作動する。

本発明によれば、主制御部２０は認識装置を含
み、素子挿入装置の主制御部による次の素子の選
択は、選択性素子テスト制御部２８に転送され
る。選択性素子テスト制御部２８はその後に特定
素子についての１以上のデジタルテストを限定す
る。これらのテストは、素子選択及び挿入装置２
２に挿入されるべく把持即ちグリツプされた選択
された素子に対し適用される。特定のテストに対
する素子の応答は選択性素子テスト制御部２８内
において検査される。選択性素子テスト制御部２
８はテストの結果を主制御部２０に転送するよう
に作動する。

主制御部２０は、挿入中止装置を含み、テスト
の結果が良い場合にその素子の挿入を是認するよ
うに作動する。それ以外の場合、主制御部２０
は、把持した素子の挿入を控え、テストの結果が
悪いことを操作者に知らせる。

第２図を参照すると、選択性素子テスト制御部
２８はブロツク線図の形で示されている。主制御
部２０からの素子選択信号は選択装置であるテス
トプログラムセレクター３０に供給される。テス
トプログラムセレクター３０は素子選択信号に応
答して１以上のデジタルテストを選択及び限定す
るように作動する。各々のテストはテストプログ
ラムセレクター３０により発生した複数の２レベ
ル信号により別々に限定される。これらのテスト
信号の内あるものは信号供給装置であるテスト信
号ゲート３２に供給される。テスト信号ゲート３
２は入力テスト信号状態を１対の電気的に敏感な
把持装置であるフインガーグリツパー３４にゲー
テイングする。後に詳述するように、電気的に敏
感なフインガーグリツパー３４はこれらの入力テ
スト信号状態を把持される素子に課するように作
動する。

テストプログラムセレクター３０は更に比較装
置である比較回路３６に１組の２レベル信号を供
給する。この他に比較回路３６は導線３８を経て
テストプログラムセレクター３０から、テストさ
れるべき電気的素子の種類についての指示を直接
受ける。この信号は、テストプログラムセレクタ
ー３０からの２レベル信号の状態と相まつて、テ
スト中に素子からの出力信号との最終的な比較が
行われ得るように比較回路３６の型又は形態（コ
ンフイギユレーシヨン）を定めるように作動す
る。

テストプログラムセレクター３０は、電気的に
敏感なフインガーグリツパー３４により把持され
た素子の特別の電力及び接地条件を定める１群の
２レベル信号も発生する。これらの２レベル信号
は電源４０に供給される。電源４０は特別の１組
の電力及び接地状態を発生し、これらの条件は電
気的に敏感なフインガーグリツパー３４に供給さ
れる。素子への電力及び接地の供給はテストプロ
グラムセレクター３０により定まる所定時間に限
定される。このように付勢された素子のいろいろ
の出力応答は比較回路３６内において、期待され
る１組の２レベル信号条件と比較される。これも
導線４２を通るテストプログラムセレクター３０
からの信号により指示された時間ベースに従つて
行われる。この時間ベースでの比較の結果は導線
４４を経てテストプログラムセレクター３０に送
り返される。その後テストプログラムセレクター
３０は、テストの結果を主制御部２０に転送する
か、又は特別の素子についての次の後続テストプ
ログラムを実行する。

次に第３図を参照すると、選択性素子テスト制
御部２８が一層詳しく図示されている。第２図に
示したいろいろの論理素子は第３図にも同じ符号
により表わされている。第２図のテストプログラ
ムセレクター３０及び電源４０は破線により示し
てある。先ずテストプログラムセレクター３０を
参照すると、これは、他の種々の論理素子とのイ
ンターフエースとなる中央処理装置４６を含むこ
とがわかる。中央処理装置４６はマイクロプロセ
ツサー、例えば米国カリフオルニア州サンタクラ
ラ、インテル・コーポレイシヨンから入手される
インテル８０８０とすることが望ましい。

中央処理装置４６は図示したように第１図の主
制御部２０から素子選択信号を受ける。中央処理
装置４６はこれに応答してアドレスブス５０を介
してメモリー４８にアドレスする。メモリー４８
は素子に関する情報を１群の次々にアドレス可能
なストレツジロケーシヨンに収容するように構成
されている。これらのストレツジロケーシヨンへ
のアドレツシングは、素子選択信号に応答して中
央処理装置４６により発生されるアドレスでもつ
て開始される。テスト情報は、アドレスブス５０
を経て次々にこれらのストレツジロケーシヨンに
アドレツシングし、これらに格納されたテスト情
報をメモリーブス５２を経て読出すことによりア
クセスされる。アクセスされたテスト情報の一部
は出力ブス５６を経て入力割当レジスター５４に
ロードされる。アクセスされたテスト情報の別の
部分は出力ブス５６を経て真理値表レジスター５
８にロードされる。それぞれのレジスター５４，
５８へのテスト入力のローデイングは、アドレス
デコーダー６０から発生し１対の導線６２，６４
に現れるロード信号により是認される。

このようにロードされた入力割当レジスター５
４からの２レベルの出力信号状態はブス６８を経
てテスト入力ゲート３２に供給され、このように
ロードされた真理値表レジスター５８からの出力
信号条件はブス６６を経てテスト信号ゲート３２
に供給される。テスト信号ゲート３２はブス７０
を経て電気的に敏感なフインガーグリツパー３４
にいろいろの２レベル信号状態を転送するように
作動する。電気的に敏感なフインガーグリツパー
３４は把持される素子にこれらの２レベル信号状
態を課すように作動する。

再び中央処理装置４６を参照して、この装置の
右側部分が複数のポートから成つていることがわ
かる。これらのポートは複数のマイクロプロセツ
サー例えばインテル８０８０について共通であ
る。本発明によれば中央処理装置４６はメモリー
４８から受けたあるテスト情報をこれらのポート
に転送するように作動する。この情報の大部分は
次に１組のポートブス７４，７６，７８を経て電
源４０に供給される。この情報の１ビツトは、導
線３８に現れる「素子指定」信号を限定するため
にも使用される。「素子指定」信号は比較回路３
６に供給される。

ポートブス７４に現れるテスト情報は電流発生
器８０に保給される。電流発生器８０はブス７４
のテスト情報による指示に従つて所定時間の間特
別に選定された電流を発生するように作動する。
この電流は導線８４を経て、接地及び電流入力割
当回路８２に供給される。この回路８２はポート
ブス７６，７８を経て中央処理装置４６からテス
ト情報も受ける。接地及び電流入力割当回路８２
は接地及び電流信号条件を受けるべき電気的に敏
感なフインガーグリツパー３４上の特別の電気接
点を指定するように次に作動する。これらの信号
状態はブス８６を経て、特別に指定された電気接
点に供給される。把持された素子は、このように
課せられた接地及び電流入力信号状態（及びテス
ト信号ゲート３２により課せられた２レベルのテ
スト信号状態）に応答して、１組の応答出力２レ
ベル信号をブス８８に生ずる。ブス８８上のこれ
らの２レベル信号応答は比較回路３６に供給され
る。比較回路３６は真理値表レジスター５８から
ブス８９を経て１組の期待テスト結果も受ける。
後者の２レベル信号状態は、真理値表レジスター
５８がロードされた時に比較回路３６において使
用される状態になつている。ブス８９からの２レ
ベルの期待信号条件は、ブス８８に現れる実際の
２レベルのテスト条件と比較される。これは導線
４２を経てアドレスデコーダー６０から比較是認
信号が受信された時に行われる。比較の結果は導
線４４を経て中央処理装置４６に送り返される。
比較の結果が良ければ中央処理装置４６は別のテ
ストを実行するか又はテスト結果が良いことの確
認を主制御部２０に伝達する。

第４図を参照すると、中央処理装置４６の作用
がフローシートにより図示されている。フローシ
ートは或る素子が選択されたかどうかについての
決定で始まる。前述したようにこれは主制御部２
０により中央処理装置４６に伝達される。主制御
部２０からの素子の選択は、このように選択され
る特別の素子も指示する。これは或る特別の数字
を各素子に前もつて割当てることにより達成され
る。換言すれば各々の素子には予め「０」から
「ｋ−１」の数字が付されており、ここで「ｋ」
は、選択、テスト及び挿入されるべき各別の素子
の番号を表わしている。この数字は中央処理装置
４６に転送される素子信号に現れる。

素子の選択に続いて、中央処理装置４６は、テ
ストカウント「ｍ」を設定するように作動する。
これにより１以上のテストを後に実行することが
可能になる。挿入前に或る素子を適正にテストす
るには少くとも２回のテストが通常必要なことが
わかつている。

テストカウント「ｍ」の設定に続く次のステツ
プは、第１回テストの第１情報語に対するストレ
ージロケーシヨンをアイデンテイフアイするメモ
リーアドレスに、選択された素子信号を変換する
ことにある。これは、或る与えられた素子につい
てのテスト情報を格納（ストアー）するのに必要
なストレツジロケーシヨンの最大数で素子番号を
掛算することによつて行うことが望ましい。換言
すれば、１以上の素子について「ｍ」回のテスト
を行うために最大16個のストレツジロケーシヨン
を取つておくことが必要であるとすると、数字16
が掛算の係数になる。ここで、実際の掛算係数
は、メモリー４８の語幅並びに「ｍ」回のテスト
を行うのに必要な全語数に依存するものである。
また番号「０」の素子の最初のメモリーアドレス
が０以外であると、このアドレスも前述の掛算の
結果に加えなければならない。

このように最初のアドレスが規定されたら、中
央処理装置は、このアドレスにおいてテスト情報
にアクセスするように作動する。予め規定され
た、メモリー４８へのテスト情報のローデイング
に従つて、最初のメモリーアドレスに存在してい
る情報は、特別の素子についての入力割当に所属
する。従つて第４図のフローシートにおいての次
のステツプは、第３図のレジスター５４にこれら
の入力割当を読出し及び書込みすることである。
第３図を参照すると、これは、特別の入力割当を
ブス５４にロードし、その後にアドレスデコーダ
ー６０をトリガーするアドレスを送出し、導線６
２にロード信号を送出し、この導線６２により入
力割当レジスター５４に入力割当情報をロードす
ることにより達成される。これらの入力割当は、
ロード信号が導線６２に発生する時点において入
力割当レジスター５４に並列に供給される２レベ
ル信号状態から成つている。

同様に、第４図の全体的なフローシートにおい
ての次のステツプは、テストのための真理値表を
レジスター５８に読出し及び書込みすることであ
る。これは、メモリー４８中の次の少数の連続し
てアドレスされ得るメモリーロケーシヨンに格納
されている真理値表情報を読出してこれを真理値
表レジスター５８に並列にロードすることによつ
て行われる。実際のローデイングは、アドレスブ
ス５０にアドレス信号を送出し、このアドレス信
号がアドレスデコーダー６０により解号されて導
線６４にロード信号を生ずるようにすることによ
つて行われる。

第４図のフローシートにおいての次のステツプ
は、電流選択を指定されたポートに読出し及び書
込みすることである。特別に指定されたポートは
ポートブス７４に組合されたポートである。この
後に、ポートブス７６に組合された指定ポートに
電力入力割当を読出し及び書込みする。素子指定
情報はその後に、第３図の導線３８に組合された
ポートに書込まれる。一のポートに書込まれるベ
き次の情報は、接地割当情報であり、これはポー
トブス７８に関連したポートに書込まれる。

尚、ポートブス７４，７６，７８に組合された
ポートに書込まれる全部の情報は、下流側の受入
れ論理素子において直ちに使用できる状態にな
る。この点について、電流発生器８０は、ポート
ブス７４に組合されたポートに情報が書込まれた
少し後に、選択された電流を発生させるように作
動する。この電流は後に、電流入力割当がポート
ブス７６に関連するポートに書込まれた少し後
に、電気的に敏感なフインガーグリツパー３４中
の特別の接点に加えられる。最後に、ポートブス
７８に関連するポートに接地入力割当が書込まれ
た少し後に、電気的に敏感なフインガーグリツパ
ー３４中の特別の接点に接地条件が課せられる。
尚、把持された素子は、接地条件が課せられると
直ちに、選択された電流により規定される特別の
電力レベルの下におかれることになる。このよう
に付勢された素子が経験する過渡時間は比較的わ
ずかである。この過渡時間は、テスト中の素子を
内定化させる所定時間を設定することにより提供
される。これは第４図に、ポートブス７８に組合
されたポートへの接地割当の読出し及び書込みに
続く別のステツプとして示されている。

第４図を再び参照すると、次のステツプは、前
記所定時間の経過後に比較回路３６中において比
較を開始することである。これはアドレスブス５
０にアドレス信号を送出することにより第３図の
論理装置内において行う。このアドレス信号はア
ドレスデコーダー６０により解読され、アドレス
デコーダー６０は導線４２を経て比較回路３６に
比較是認信号を送出する。

第４図のフローシートに従つて中央処理装置４
６により実行されるべき次のステツプは、比較回
路３６によつて行われた比較の結果を取得するこ
とである。これは比較回路３６から導線４４を経
て中央処理装置４６に転送される２レベルの信号
を読出すことによつて行われる。

第４図のフローシートにおいて次のステツプ
は、中央処理装置４６のポートをゼロにすること
である。これによりテストの終了後に素子への電
力が有効に遮断される。尚、この素子への電力の
遮断は、比較是認信号の送出の少し後に生ずるも
のである。この点について、素子が実際の電力を
受けている時間の量を制限することによつて、素
子のテストに対する全時間制限が課せられる。こ
の時間制限によつて、把持された素子がテスト中
に故障した場合に、その素子への損傷が制限され
る。

ポートをゼロにした後の次のステツプは、導線
４４からの比較結果が正しいかどうかをチエツク
することにある。答えがノーであつたら中央処理
装置４６はテスト結果として「支障」を主制御部
２０に書込むように作動する。答がイエスであつ
たら、テストカウントを減分させ、更にテストカ
ウントが０に等しいかどうかの質問がなされる。
この答えがイエスであつたら中央処理装置４６は
主制御部２０に「パス」が書込まれる。テストカ
ウントが０でなかつたら中央処理装置４６はフロ
ーシートの点Ａに再循環される。この時点でメモ
リー４８への次の逐次アドレスは、次のテストの
ための情報の第１語を収容しているであろう。こ
の特別の情報語は、実行されるべき特別のテスト
のための入力割当を全面的又は部分的に含んでい
るであろう。メモリー４８中でのテスト情報の組
織は、最初のテストについてのものと同じであ
り、点Ａの下流において種々のステツプが実行さ
れるにつれて単に逐次アドレスされるにすぎな
い。後続するテストの実行は、或るテストで支障
が認識されるか又はテストカウントが０になるま
で続けられる。後者の場合即ちテストカウントが
０になつた場合には中央処理装置４６は、テスト
結果を転送する導線上において主制御部２０に
「パス」を書込むように作動する。

尚、第１図の主制御部２０は、中央処理装置４
６からの「パス」信号又は「支障」信号に適切に
応答するように作動するものである。この点から
主制御部２０は、素子挿入装置の正常な選択及び
挿入機能を実行するようにプログラミングされた
デジタル計算機とすることが望ましい。これは最
近の素子挿入装置の主制御部の主な型ないし形態
である。挿入に進むことの是認は主制御部にプロ
グラミングされている。この是認は中央処理装置
４６からの「パス」信号の受信に依存して行われ
る。この是認は素子の支障時にはなされない。主
制御部２０又は別にその目的に設けられた警報回
路は、「故障」信号に応答して、挿入装置の操作
者に通報するための警報装置をトリガーする。

第５Ａ図を参照すると、１対の電気的に敏感な
フインガーグリツパー９２，９４中に把持された
素子９０が図示されている。電気的に敏感なフイ
ンガーグリツパー９２，９４は、第２，３図の電
気的に敏感なフインガーグリツパー３４の好まし
い型又は形態である。把持された素子９０は、普
通DIPと呼ばれるデユアル・イン・ライン・ピ
ン・コンポーネントとして知られる。図示した特
別の素子９０即ちDIP素子は各側に10個の別々の
ピンを具えている。尚、各々のこれらのピンは、
素子９０中に収容された特別の電気回路に関して
入力は出力を形成し得るものである。

またこれらのピンの内少くとも２つは、素子９
０中の特別の電気回路について電力及び接地状態
を必要とし得るものである。これらのピンの指定
はDIP素子ごとに相違する。従つて各々のピン
が、その特別のピンについての適切な信号状態環
境を作りだす目的で別々に接触されるようにする
ことが肝要である。

本発明によれば、把持された電気素子９０のテ
ストが成功すると、受入れ媒体、例えば第５ａ図
の印刷回路板９６にピンが挿入されることにな
る。その後に１対の可動刃９８，１００によりこ
れらのピンが切断及びかしめ止めされる。これは
素子のテストが成功した後に主制御部２０の指示
によつて行われる。

第５ｂ図を参照すると、フインガーグリツパー
９２が詳細に図示されている。フインガーグリツ
パー９２は図示したように１組の同心孔を介して
上端にヒンジ止めされている。フインガーグリツ
パー９２の他端は、把持された素子の各ピンに各
別に接触する複数の別々の電気接点例えば電気接
点１０２を有する。尚、実際の電気接点の数は、
収容されるべき最大サイズの素子に従つて変動す
るものである。フインガーグリツパー９２は、第
５ａ図の２０ピンDIP素子の一側を収容し得る10
個の別々の電気接点を収容する。１対の電気的に
敏感なフインガーグリツパーに存在する接点の数
は以下に「ｎ」として表わす。尚、この数は、収
容されるべきDIP素子の最大サイズに従つて変動
し得るものである。

第５ｃ図において各々の電気接点の下端は、ピ
ンの周部分を受入れるようにへこんでいる。その
他の個所では各々の電気接点は把持される素子を
印刷回路板に挿入する間に経験される適切な圧力
荷重を支持するように構成されている。各々の電
気接点例えば電気接点１０２の上端部分は、全体
として絶縁性のブロツク１０６の絶縁延長部１０
４上にはめ合わされる対向するへこみを有する。
絶縁延長部１０４は絶縁性のブロツク１０６上
に、その上にはめ合わされる各々の電気接点の間
に空気間隙を形成するように隔置されている。こ
のようにして各々の電気接点は隣接する電気接点
から電気的に絶縁される。

各々の電気接点は、絶縁性のブロツク１０６を
経て電導性ねじ１０８を受入れるねじ孔を有す
る。絶縁性ブロツク１０６自身はフインガーグリ
ツパー９２の主構造部材１１０にボルト止めして
ある。複数のばね負荷された接点１１２は構造部
材１１０中に位置されている。ばね負荷とは、電
導端を外方に付勢する内部ばね負荷を意味する。
ばね負荷された接点１１２の場合、電導端１１４
は電導性ねじ１０８の頭部と接触している。

ばね負荷された接点１１２は、自由端から外方
に延長する３つの別々のリード線１１８，１２
０，１２２を備えている。各々のリード線１１
８，１２０，１２２は、ばね負荷された接点１１
２の内部において電導端１１４に共通接続されて
いる。その上各々のリード線１１８，１２０，１
２２は第３図に示す特別の回路にも接続されてい
る。詳細に説明すると、リード線１１８はテスト
信号ゲート３２に接続されている。リード線１２
０は比較回路３６に接続され、リード線１２２は
接地及び電流入力割当回路８２に接続されてい
る。いずれの場合にもリード線１１８，１２０，
１２２は第３図の電気的に敏感なフインガーグリ
ツパー３４と回路要素との間のブスの一部をなし
ている。即ちリード線１１８はテスト信号ゲート
３２と電気的に敏感なフインガーグリツパー３４
とを接続するブス７０の一部をなしている。リー
ド線１２０は比較回路３６と電気的に敏感なフイ
ンガーグリツパー３４とを接続するブス８８の一
部をなしている。またリード線１２２は接地及び
電流入力割当回路８２と電気的に敏感なフインガ
ーグリツパー３４とを接続するブス８６の一部を
なしている。各々の場合に特別のブスは電気的に
敏感なフインガーグリツパー３４中のそれぞれの
ばね負荷された接点に個別に接続される「ｎ」本
の導線を有する。このように、把持される素子の
各ピンはテスト信号ゲート３２、比較回路３６並
びに接地及び電流入力割当回路８２に個別に接続
されている。これにより、把持される素子のどの
ピンにも、２レベルのテスト信号状態を供給した
り、接地又は電流入力状態を設定したりすること
ができる。またこれにより任意の時にそのピンに
存在する信号状態を検出することもできる。

第６図を参照すると、そこに、テスト信号ゲー
ト３２が詳細に図示されている。前述したよう
に、テスト信号ゲート３２は真理値表レジスター
５８からブス６６を経て１組の２レベルテスト信
号状態を受けるように作動する。また、前述した
ように、テスト信号ゲート３２は、入力割当レジ
スター５４からブス６８を経て、１組の入力割当
信号も受ける。ブス６６，６８中の各別の導線は
第６図において、それぞれのブスの符号をハイフ
ン「−」の前に付して表わしてある。ハイフンの
次には「１」から「ｎ」までの数字が付されてい
る。この数字はそれぞれの上流側のレジスター５
４，５８から「ｎ」個の２レベル信号を転送する
のに必要な各ブス中の導線の番号を表わしてい
る。この点について、真理値表レジスター５８か
らの各々の２レベル信号は、テストされるべき
DIP素子の或る特別のピンについて入力又は出力
の状態を規定する。これらの入力又は出力状態は
２進１又は２進０を表わすように２進性を有す
る。これら全部の２進状態の特定的な組合せは、
特定のテストについての特定的な真理値表にな
る。入力割当レジスター５４からの各２レベル信
号は、特別のピンが入力ピンとして取扱われるべ
きかどうかを規定する。このように電気的に敏感
なフインガーグリツパー中の把持される素子の各
ピンはレジスター５４，５８からの適切な２レベ
ル信号により対処される。

第６図のテスト信号ゲートは複数個のゲート増
幅器例えば１２４−１〜１２４−ｎを備えてい
る。各々のゲート増幅器は、それぞれの入力導線
６６−１〜６６−ｎに現れる入力割当信号により
適切にイネーブルされた時、それぞれの入力導線
６８−１〜６８−ｎに現れるテスト信号をゲーテ
イングするように作動する。この結果としてのテ
スト信号はそれぞれの出力導線７０−１〜７０−
ｎに現れる。ここで、各出力導線７０−１〜７０
−ｎは、第３図のブス７０の導線の１つとなるも
のである。またこれらの各出力導線は、第５ｃ図
のばね負荷された接点１１２へのリード線１１８
と同様に１本の導線となつている。

第７図を参照すると、そこに比較回路３６が詳
細に図示されている。特に比較回路３６は電気的
に敏感なフインガーグリツパー３４から入力導線
８８−１〜８８−ｎを経て入力信号を受けること
が示されている。これらの入力導線は第３図のブ
ス８８を形成し、更に、第５ｃ図の特別のばね負
荷された接点１１２からのリード線１２０のよう
なリード線に対応している。

比較回路３６は中央処理装置４６から入力導線
３８を経て素子形態信号も受ける。この素子形態
信号は、テストされている素子が開放コレクター
出力をもつ時は論理的に「低」になる。論理的に
「低」の信号は増幅器１２６により反転されてト
ランジスター１２８のベースを動作させ、抵抗１
３０及びダイオード１３２を通る電流を生じさせ
る。これにより開放コレクター出力が演算増幅器
１３４−１〜１３４−ｎにより検出される。尚上
述の回路はテスト中の素子が開放コレクター出力
をもたない時は付勢されない。いずれにしても、
各演算増幅器１３４−１〜１３４−ｎの出力信号
状態は、標準型比較器１３６の一側に供給され
る。比較器１３６の他側は、１組の入力導線８９
−１〜８９−ｎを経て１組の２レベルの期待テス
ト状態を受ける。これらの入力導線は第３図のブ
ス８９中の内部導線を形成する。これらの導線中
の２レベルの期待テスト状態は、実行されている
特別のテストについて定められた２進状態の真理
値に適合する。

第３図について既に述べたように、比較器１３
６は、導線４２に生ずる比較是認信号に応答して
比較を行うように作動する。比較の結果は導線４
４の２レベル信号出力となる。この信号は比較結
果信号として中央処理装置４６に供給される。

第８図を参照すると、電流発生器８０がそこに
詳細に図示されている。電流発生器８０は、第３
図のポートブス７４の一部となる導線７４−１、
７４−２、７４−３を経て別々の３個の２レベル
信号を受ける。何れかの２レベル信号入力の論理
的に「低」の信号状態は、それぞれの増幅器１３
８−１，１３８−２，１３８−３により反転さ
れ、トランジスター１４０−１，１４０−２又は
１４０−３のベースを動作させる。これにより導
通したトランジスターは上流側の抵抗を経て電圧
源Vsから電流を引出す。理解されるように、こ
のように規定される特定の電流は、上流側の抵抗
１４２−１、１４２−２又は１４２−３の値によ
り限定される。どの場合にも、これにより規定さ
れる電流は、接地及び電流入力割当回路に接続さ
れる導線８４において送出される。

第９図を参照すると、接地及び電流入力割当回
路８２が詳細に図示されている。電流発生器８０
からの選択された電流は、複数個の電流入力割当
回路１４４−１〜１４４−ｎに接続された導線８
４に生ずる。各々の電流入力割当回路１４４−１
〜１４４−ｎは、それぞれ導線７６−１〜７６−
ｎを経て２レベル信号入力を受ける。各々の入力
導線７６−１〜７６−ｎは第３図のポートブス７
６の一部をなしている。これらの特定の導線の内
１つだけが論理的に「高」になつており、特定の
電流入力割当回路１４４−１〜１４４−ｎをイネ
ーブルする。この論理的に「高」の信号は電流入
力割当回路１４４−１のトランジスター１４６の
ベースを動作させる。従つて入力導線８４からの
電流は第３図のブス８６の一部をなす出力導線８
６−１に流れる。第５ｃ図について既に述べたよ
うに、ブス８６中の各導線は、導線１２２のよう
な導線を経て、それぞれのばね負荷接点例えば接
点１１２に接続されている。このように第５ｃ図
の把持された素子９０の特定の入力ピンに選定さ
れた電流が加えられる。

再び第９図を参照すると、複数の接地入力選択
回路１４８−１〜１４８−ｎは、それぞれの出力
導線８６−１〜８６−ｎに共通に接続されてい
る。これらの各々の接地入力割当回路はそれぞれ
の入力導線７８−１〜７８−ｎを経て２レベル信
号入力を受ける。これらの２レベル信号入力の内
１つだけが論理的に「高」となり、ダイオード１
５０に充分な電流を流し、かくしてトランジスタ
ー１５２のベースを動作させ、それぞれの出力導
線例えば出力導線８６−１を接地させる。このよ
うに接地された出力導線は把持された素子９０の
特定のピンのリード線に接地状態を与える。この
結果として、次の素子テストに際して把持された
素子が付勢される。

素子挿入装置に挿入する前の電子素子をテスト
する好ましい実施例による素子テスト装置につい
て以上に説明したが、この実施例の各部材の代り
に、他の適当な構造の論理素子又は装置を使用す
ることができるものであり、本発明は以上に説明
した特定的な実施例の構成には限定されない。

【図面の簡単な説明】

第１図は本発明による素子挿入装置の全体的な
ブロツク線図、第２図は選択性素子テスト制御部
のブロツク線図、第３図は第２図の選択性素子テ
スト制御部の詳細なブロツク線図、第４図及び第
４ａ図は第３図のの選択性素子テスト制御部中の
中央処理装置により行われる操作を説明するため
のフローシート、第５ａ図及び第５ｂ図は第３図
の選択性素子テスト制御部中の電気的に敏感なフ
インガーグリツパーを示す斜視図、第５ｃ図はそ
の側面図、第６図は第２，３図の選択性素子テス
ト制御部中のテスト信号ゲートの回路図、第７図
は第３図の選択性素子テスト制御部中の比較回路
の回路図、第８図は第３図の選択的素子テスト制
御部中にある電流発生器の回路図、第９図は第３
図の選択性素子テスト制御部中にある接地及び電
流入力割当回路の回路図である。 ２０……主制御部（装置）、３０……テストプ
ログラムセレクター（選択装置）、３４……フイ
ンガーグリツパー（把持装置）、３６……比較回
路（比較装置）、４４……導線、４６……中央処
理装置（信号供給装置）、５８……レジスター、
１０２……電気接点。

Claims (1)

1. 【特許請求の範囲】 １ 素子挿入装置により自動的に挿入されるべき
   素子をテストする素子テスト装置であつて、 挿入されるべき素子を把持して該素子を受入媒
   体に挿入する把持装置と、 挿入されるべき各素子を自動的に認識する認識
   装置と、 挿入されるべき素子の認識に応答して、各認識
   された素子について少なくとも１つのテストを自
   動的に選択する選択装置と、 テストの自動選択に応答して、認識された素子
   の入力に少なくとも１つの信号を供給する信号供
   給装置と、 テストされている素子の応答を期待される結果
   と比較する比較装置と、及び 比較結果を処理して、比較テストに支障がある
   場合には素子の挿入を中止するようにする挿入中
   止装置と、を含み、 前記素子を把持する把持装置は、それらの間に
   素子を把持する一対のグリツパを含み、各グリツ
   パは、その端部に、下方に伸びており素子の入力
   及び出力に接触する複数の堅固な電気接点を有
   し、各電気接点は、素子から伸びている複数のピ
   ンの１つを把持するとともに該ピンに電気的に係
   合するように作動し、信号供給装置からの信号を
   素子の入力に供給し及び素子の出力からの応答を
   比較装置に供給するようにすることを特徴とする
   素子テスト装置。 ２ 前記一対のグリツパは、隣接する電気接点か
   ら各電気接点を絶縁して、複数の互いに絶縁され
   た電気接点を形成するようにする絶縁手段を有す
   る特許請求の範囲第１項記載の素子テスト装置。