JPS63298452A - トレ−サ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はトレーサ回路に関し、特に情報処理装置内の制
御情報を逐次記録していくトレーサ回路に関する。

従来技術 一般に、トレーサ回路は、システムクロックに同期して
逓増するトレースカウンタと、このトレースカウンタの
出力値をアドレスとしてマイクロ命令のアドレスや各種
制御情報を逐次記録するトレースメモリと、トレースカ
ウンタの更新およびトレースメモリへの書込み制御を行
うトレース制御回路とから構成されている。

従来、このように構成されたトレーサ回路においては、
トレースの開始が外部ユニット（たとえば、診断ユニッ
トなど）からの指示などで行われ、同様に、トレースの
停止が外部ユニットからの指示、もしくは、ハードウェ
ア的にある条件が成立したとき（たとえば、ハードウェ
アエラーの発生など）に行われていた。

このような従来のトレーサ回路では、トレースの開始お
よび停止条件がハードウェア的に固定されていたので、
フレキシブルにトレース動作を制御できないという欠点
があった。

すなわち、複数の条件が組合わさったときに発生するよ
うな障害においては停止条件の設定が限られるため、タ
イムリなトレース情報を採集することができなかったり
、Ｉ　／　Ｏ（１ｎｐｕｔ１０ｕｔｐｕｔ）関連の制御
プロセッサのアドレストレースを行う曳合には、ウェイ
トルーチンなどのような長時間同じアドレスを走る箇所
があると、トレース情報がほとんどそのルーチンのアド
レスで占められ、それ以前のアドレス情報がなにも残っ
ていないという問題があった。

発明の目的 本発明は上記のような従来のものの欠点を除去すべくな
されたもので、トレースの開始および停止をフレキシブ
ルに制御ｌすることかでき、システムの動作状況にみあ
ったトレース情報を採集することができるトレーサ回路
の提供を目的とする。

発明の構成 本発明によるトレーサ回路は、情報処理装置内の制御情
報を逐次記録するトレースメモリを有するトレーサ回路
であって、前記υ制御情報に対応して予め設定され、か
つ前記トレースメモリへの前記制御情報の記録の開始お
よび停止を示すトレース制御情報を格納する格納手段を
設け、前記制御情報の入力に応答して前記格納手段から
読出された前記トレース制御情報に応じて前記トレース
メモリへの前記制御情報の記録の開始および停止の制御
を行うようにしたことを特徴とする。

実施例 次に、本発明の一実施例について図面を参照して説明す
る。

第１図は本発明の一実施例の構成を示すブ［１ツク図で
ある。図において、本発明の一実施例によるトレーサ回
路は、レジスタ１と、トレースメモリ２と、トレースカ
ウンタ３と、マルチプレクサ４と、トレースｔ、ＩＩ　
ｔｌｌメモリ５と、トレース制御回路６とにより構成さ
れている。

レジスタ１は図示せぬ外部ユニットから供給されるトレ
ース対象信号１１をクロック毎にサンプリングする。ト
レースメモリ２はレジスタ１からの書込みデータ信号１
２を入力とし、トレースカウンタ３からのトレースメモ
リアドレス信号１４により、トレース制御回路６からの
ライトイネーブル信号２４にしたがってデータの１込み
を行う。

また、トレースカウンタ３からのトレースメモリアドレ
ス信号１４で指示されるアドレスから読出された読出し
データ信号１３を送出する。

トレースカウンタ３はトレースυ１１１１回路６からの
カウンタイネーブル信号２３が論理゛１”のとき、カウ
ント動作を行うカウンタで、そのカウンタ値はトレース
メモリアドレス信号１４としてトレースメモリ２のアド
レスを示す。

マルチプレクサ４はレジスタ１からの書込みデータ信号
１２の一部と、外部ユニットから供給されるアドレス信
号１５とを入力とし、外部ユニットからトレース制御メ
モリ５にトレース動作の開始および停止の指示ビットを
書込む際には外部ユニットから供給されるアドレス信号
１５を選択し、トレース時にはレジスタ１からの書込み
データ信号１２の一部を選択してトレース制御メモリ５
にアドレスとして出力する。

トレース制御メモリ５にはマルチプレクサ４からのアド
レス信号１６によりアドレスが指示され、外部ユニット
からのトレーススタート指示信号１７およびトレースス
トップ指示信号１Ｂがそのアドレスに書込まれる。この
トレースυＪｔｌＯメモリ５に書込まれたトレーススタ
ート指示信号１７によりトレースの開始が指示され、書
込まれたトレースストップ指示信号１８によりトレース
の停止Ｆが指示される。トレース制御メモリ５に書込ま
れたトレーススタート指示信号１７およびトレーススト
ップ指示信号１８はマルチプレクサ４からのアドレス信
号１６によりアドレスが指示されて読出され、読出され
たトレース制御信号１９．２０はトレース制御回路６に
出力され、このトレース制御信号１９．２０によりトレ
ース動作の開始および停止が制御される。

トレース制御回路６はトレース動作の開始と停止とを制
御する。このトレース動作の開始はトレース制御メモリ
５からのトレース制御信号１９および外部ユニットから
供給されるトレース制御信号２１が″“１”のときに行
われ、トレース動作の停止はトレース制御メモリ５から
のトレース制御信号２０および外部ユニットから供給さ
れるトレース制御信号２２が“１″のときに行われる。

トレース制御メモリ５からのトし！−ス制御信号１９お
よび外部ユニットからのトレース制御信号２１が“１”
になると、カウンタイネーブル信号２３が“１″になり
、トレースカウンタ３がカウント動作を始める。このと
き、ライトイネーブル信号２４がクロックサイクル毎に
１パルスずつ出力され、トレースメモリ２への古込みデ
ータ信号１２のｉｑ込みが行われてトレース動作が開始
される。

トレースｖ制御メモリ５からのトレース制ｍｔａ号２０
および外部ユニットからのトレース制御信号２２が“１
゛°になると、カウンタイネーブル信号２３は０′°に
なり、トレースカウンタ３はカウント動作を停止する。

このとき、ライトイネーブル信号２４も０”となり、ト
レースメモリ２への書込みデータ信号１２の書込みが停
止してトレース動作が停止される。

第２図は第１図のトレース制御メモリ５のメモリマツプ
を示す図である。トレース１ｉｌｊ御メモリ５のアドレ
スはトレース対象信号１１のビット幅を４０ビツトとす
ると、そのうち８ビツトが供給され、そのアドレス毎に
トレース動作をｔ１１制御するためのトレーススタート
指示信号１７とトレースストップ指示信号１８とが書込
まれている。

第３図は本発明の一実施例の動作を示すタイムチャート
である。これら第１図〜第３図を用いて本発明の一実施
例の動作について説明する。

トレース動作を行わせるにあたり、外部ユニットはトレ
ースミ制御メモリ５の内容をすべて“°０″にクリアし
たのち、第２図に示すように、トレースミ１１制御メモ
リ５のアドレス“００００１００Ｇ”　　（１６進０８
１１）のトレーススタートビットを“１″に設定し、ア
ドレス“１００１００１Ｇ”　　（１６進９２＋１）の
トレースストップビットを“１″に設定したとする。

このとき、■２サイクルにおいて、レジスタ１からの書
込みデータ信号１２の８ビツトが０８１１°となると、
トレース制御メモリ５からのトレース制御信号１９に“
１”か出力され、トレース動作の開始が指示される。Ｔ
３サイクルにおいて、カウンタイネーブル信号２３が“
１″となってトレースカウンタ３がカウント動作を開始
し、トレースメモリ２にアドレスが供給されるとともに
、ライトイネーブル信号２４が出力されてトレースメモ
リ２への書込みデータ信号１２の書込みが開始される。

Ｔｎサイクルにおいて、レジスタ１からの書込みデータ
信号１２の８ビツトが“９２■゛になると、トレース制
御メモリ５からのトレース制御信号２０に“°１″が出
力され、トレース動作の停止が指示される。Ｔｎ＋１サ
イクルにおいて、カウンタイネーブル信号２３が°“Ｏ
ＩＩとなってトレースカウンタ３はカウント値ｒｍ＋Ｉ
　Ｊを示してカウント動作を停止し、トレースメモリ２
へのアドレスの供給が停止されるとともに、ライトイネ
ーブル信号２４は０″に固定され、トレースメモリ２へ
の書込みデータ信号１２の書込みが停止される。

尚、トレース制御メモリ５へのトレース動作の開始およ
び停止の指示ビット（トレース制御情報）の書込みを夫
々１アドレスずつとしたが、このトレース動作の開始お
よび停止の指示ビットを複数アドレスに書込むことも可
能であり、また、Ｉ−レース動作の開始をトレース制ｔ
Ｉｌ信号２１を用いて外部ユニットから設定し、トレー
ス動作の停止の指示ビットのみトレースｉ＋ｍ＋メモリ
５に書込むようにすることも可能である。

このように、トレース対象信号１１の一部をアドレスと
するトレース制御メモリ５にトレース動作の開始および
停止の指示ビットを書込み、この指示ビットに応じてト
レースメモリ２へのアドレスの供給と停止とを制御する
とともに、ライトイネーブル信号２４の供給と停止とを
１ｔＩＱＩＩｌシてトレースメモリ２への書込みデータ
信号１２（トレース対象信号１１）の書込みの開始およ
び停止を制御するようにすることによって、トレース動
作の開始および停止をフレキシブルにｉ、ｌＪ御するこ
とができる。このトレース動作の開始および停止の設定
を自在とすることにより、システムの動作状況にみあっ
たトレース情報を採集することができる。

発明の詳細 な説明したように本発明によれば、情報処理装置内の制
御情報に対応して予め設定され、かつトレースメモリへ
の１ｌＩｔｌＤ情報の記録の開始および停止を示すトレ
ース制御情報に応じてトレースメモリへの制御情報の記
録の開始および停止を制御するようにすることによって
、トレースの開始および停止をフレキシブルに１．ｌＪ
　ａｌｌすることができ、システムの動作状況にみあっ
たトレース情報を採集することができるという効果があ
る。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第
２図は第１図のトレース制御メモリのメモリマツプを示
す図、第３図は本発明の一実施例の動作を示すタイムチ
ャートである。 主要部分の符号の説明 １・・・・・・レジスタ ２・・・・・・トレースメモリ

Claims (1)

【特許請求の範囲】
1. 情報処理装置内の制御情報を逐次記録するトレースメモ
   リを有するトレーサ回路であって、前記制御情報に対応
   して予め設定され、かつ前記トレースメモリへの前記制
   御情報の記録の開始および停止を示すトレース制御情報
   を格納する格納手段を設け、前記制御情報の入力に応答
   して前記格納手段から読出された前記トレース制御情報
   に応じて前記トレースメモリへの前記制御情報の記録の
   開始および停止の制御を行うようにしたことを特徴とす
   るトレーサ回路。