JPH0250740A - アドレストレーサ - Google Patents
アドレストレーサInfo
- Publication number
- JPH0250740A JPH0250740A JP63201459A JP20145988A JPH0250740A JP H0250740 A JPH0250740 A JP H0250740A JP 63201459 A JP63201459 A JP 63201459A JP 20145988 A JP20145988 A JP 20145988A JP H0250740 A JPH0250740 A JP H0250740A
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- JP
- Japan
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- firmware
- data
- signal line
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- Pending
Links
- 239000000700 radioactive tracer Substances 0.000 title claims description 10
- 230000002457 bidirectional effect Effects 0.000 claims abstract description 9
- 238000012790 confirmation Methods 0.000 claims description 3
- 230000010365 information processing Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000002253 acid Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は情報処理装置に関し、特にファームウェアのア
ドレストレース方式に関する。
ドレストレース方式に関する。
（従来の技術）
従来、ファームウェアにより制御されるプロセサを備え
た情報処理装置のアドレストレーサにおいては、順次、
ファームウェアの実行アドレスを記憶回路に記憶するこ
とができるように構成されていた。
た情報処理装置のアドレストレーサにおいては、順次、
ファームウェアの実行アドレスを記憶回路に記憶するこ
とができるように構成されていた。
（発明が解決しようとする課題）
上述した従来のアドレストレーサでは、ファームウェア
の実行アドレスを記憶する記憶回路のハードウェア酸に
より記ＩＩＭが限定され、ファームウェアの実行軌跡を
狭い範囲でしか知ることができないという欠点がある。
の実行アドレスを記憶する記憶回路のハードウェア酸に
より記ＩＩＭが限定され、ファームウェアの実行軌跡を
狭い範囲でしか知ることができないという欠点がある。
本発明の目的は、ファームウェアにより制御されるプロ
セサを備えた情報処理装置のアドレストレーサにおいて
、ファームウェアの実行時に記憶回路にファームウェア
実行アドレスを入力し、その実２行アドレスが確定した
時点でアドレス確定データ間違みクロックにより少なく
とも１ビツトのデータをデータ信号線から書込むことに
より上記欠点を除去し、広い範囲で実行軌跡を知ること
ができるように構成したアドレストレーサを提供するこ
とにある。
セサを備えた情報処理装置のアドレストレーサにおいて
、ファームウェアの実行時に記憶回路にファームウェア
実行アドレスを入力し、その実２行アドレスが確定した
時点でアドレス確定データ間違みクロックにより少なく
とも１ビツトのデータをデータ信号線から書込むことに
より上記欠点を除去し、広い範囲で実行軌跡を知ること
ができるように構成したアドレストレーサを提供するこ
とにある。
（課題を解決するための手段）
本発明によるアドレストレーサはファームウェア実行ア
ドレス受信部と、アドレス確定データ書込みクロック受
信部と、双方向性データバッファと、記憶回路とを具備
して構成したものである。
ドレス受信部と、アドレス確定データ書込みクロック受
信部と、双方向性データバッファと、記憶回路とを具備
して構成したものである。
ファームウェア実行アドレス受信部は、ファームウェア
実行時に、ファームウェア実行アドレスを受信して確定
するためのものである。
実行時に、ファームウェア実行アドレスを受信して確定
するためのものである。
アドレス確定データ書込みクロック受信部は、ファーム
ウェア実行アドレスの確定時にデータの書込みを指示す
るためのものである。
ウェア実行アドレスの確定時にデータの書込みを指示す
るためのものである。
双方向性データバッファは、少なくとも１ビツト以上の
データ信号線に接続されていて、データを入出力するた
めのものである。
データ信号線に接続されていて、データを入出力するた
めのものである。
記憶回路は、ファームウェア実行アドレスの確定した時
点で、双方向性データバッフ１よりアドレス確定データ
書込みクロックに従ってファームウェア実行アドレスの
命令が実行された旨を記憶するためのものである。
点で、双方向性データバッフ１よりアドレス確定データ
書込みクロックに従ってファームウェア実行アドレスの
命令が実行された旨を記憶するためのものである。
（実施例）
次に、本発明について図面を参照して説明する。
第１図は、本発明によるアドレストレーサの一実施例を
示すブロック図である。第１図において、１０は記憶回
路・、１１はファームウェア実行アドレス受信部、１２
はアドレス確定データ書込みクロック受信部、１３はデ
ータバッファである。
示すブロック図である。第１図において、１０は記憶回
路・、１１はファームウェア実行アドレス受信部、１２
はアドレス確定データ書込みクロック受信部、１３はデ
ータバッファである。
ファームウェアの実行時、ファームウェア実行アドレス
が信号Ｐｊ１１０を介してファームウェア実行アドレス
受信部１１に入力される。ファームウェア実行アドレス
が確定した時点で、信号線１２０を介してアドレス確定
データ書込みクロック受信部１２に入力されたアドレス
確定データ書込みクロックにより、データ信号線１４か
ら双方向性データバッファ１３を介して記憶回路１０に
対して、当該ファームウェアアドレスが実行されたこと
を示すデータが随時、書込まれる。
が信号Ｐｊ１１０を介してファームウェア実行アドレス
受信部１１に入力される。ファームウェア実行アドレス
が確定した時点で、信号線１２０を介してアドレス確定
データ書込みクロック受信部１２に入力されたアドレス
確定データ書込みクロックにより、データ信号線１４か
ら双方向性データバッファ１３を介して記憶回路１０に
対して、当該ファームウェアアドレスが実行されたこと
を示すデータが随時、書込まれる。
書込まれたデータを記憶回路１０より信号線１４上に読
出すことにより、当該アドレスが実行されたか否かを知
ることが可能となる。
出すことにより、当該アドレスが実行されたか否かを知
ることが可能となる。
（発明の効果）
以上説明したように本発明は、ファームウェアにより制
御されるプロセサを備えた情報処理装置のアドレストレ
ーサにおいて、ファームウェアの実行時に記憶回路にフ
ァームウェア実行アドレスを入力し、その★行アドレス
が確定した時点でアドレス確定データ書込みクロックに
より少なくとも１ビツトのデータをデータ信号線から書
込むことにより、記憶回路に記憶されているデータを読
出して当該アドレスの命令が実行されたか否かを知るこ
とができるという効果がある。
御されるプロセサを備えた情報処理装置のアドレストレ
ーサにおいて、ファームウェアの実行時に記憶回路にフ
ァームウェア実行アドレスを入力し、その★行アドレス
が確定した時点でアドレス確定データ書込みクロックに
より少なくとも１ビツトのデータをデータ信号線から書
込むことにより、記憶回路に記憶されているデータを読
出して当該アドレスの命令が実行されたか否かを知るこ
とができるという効果がある。
また、命令が実行されていないアドレスを知ることも可
能であるため、ファームウェアの評価時にも未実行部分
を容易に検出することが可能になるという効果がある。
能であるため、ファームウェアの評価時にも未実行部分
を容易に検出することが可能になるという効果がある。
第１図は、本発明によるアドレストレーサの一実施例を
示すブロック図である。 １０・・・記憶回路 １１・・・ファームウェア実行アドレス受信部１２・・
・アドレス確定データ書込みクロック受信部 １３・・・双方向性データバッファ １１０．１２０．１３０・・・信号線
示すブロック図である。 １０・・・記憶回路 １１・・・ファームウェア実行アドレス受信部１２・・
・アドレス確定データ書込みクロック受信部 １３・・・双方向性データバッファ １１０．１２０．１３０・・・信号線
Claims (1)
- ファームウェアの実行時にファームウェア実行アドレス
を受信して確定するためのファームウェア実行アドレス
受信部と、前記ファームウェア実行アドレスの確定時に
データの書込みを指示するためのアドレス確定データ書
込みクロック受信部と、少なくとも１ビット以上のデー
タ信号線に接続されていて前記データを入出力するため
の双方向性データバッファと、前記ファームウェア実行
アドレスの確定した時点で前記双方向性データバッファ
より前記アドレス確定データ書込みクロックに従って前
記ファームウェア実行アドレスの命令が実行された旨を
記憶するための記憶回路とを具備して構成したことを特
徴とするアドレストレーサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63201459A JPH0250740A (ja) | 1988-08-12 | 1988-08-12 | アドレストレーサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63201459A JPH0250740A (ja) | 1988-08-12 | 1988-08-12 | アドレストレーサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0250740A true JPH0250740A (ja) | 1990-02-20 |
Family
ID=16441443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63201459A Pending JPH0250740A (ja) | 1988-08-12 | 1988-08-12 | アドレストレーサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0250740A (ja) |
-
1988
- 1988-08-12 JP JP63201459A patent/JPH0250740A/ja active Pending
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