JPS63299613A - デジタル位相同期回路 - Google Patents
デジタル位相同期回路Info
- Publication number
- JPS63299613A JPS63299613A JP62135917A JP13591787A JPS63299613A JP S63299613 A JPS63299613 A JP S63299613A JP 62135917 A JP62135917 A JP 62135917A JP 13591787 A JP13591787 A JP 13591787A JP S63299613 A JPS63299613 A JP S63299613A
- Authority
- JP
- Japan
- Prior art keywords
- phase
- signal
- loop filter
- circuit
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデジタル位相同期回路に関し、特に人力信号に
位相同期した抽出クロックの発生にループフィルタを有
するデジタル位相同期回路に関する。
位相同期した抽出クロックの発生にループフィルタを有
するデジタル位相同期回路に関する。
従来、この種のデジタル位相同期回路は、ループフィル
タ段数が固定されたループフィルタを使用している。
タ段数が固定されたループフィルタを使用している。
第４図は従来のデジタル位相同期回路の一例を示すブロ
ック図である。
ック図である。
第４図において、従来のデジタル位相同期回路は入力信
号ａとこの入力信号ａに位相同期させた抽出クロックｂ
との位相比較を行う位相比較器３と、前記入力信号ａの
立上り時の変化点を検出する変化点検出回路２と、位相
比較器３の出力の位相進み信号又は位相遅れ信号の個数
を計数し前記個数が予め定められたループフィルタ段数
以上に連続計数されたときはプリセット値をノミナル値
より増減して位相変更指示のプリセット信号ｄを出力す
るループフィルタ４と、原発振クロックＣを出力する発
振回路５と、原発振クロックＣを入力クロノクとしルー
プフィルタ４のプリセット信号ｄの入力によって抽出ク
ロックｂを発生するプリセットカウンタ６とを備えて構
成している。
号ａとこの入力信号ａに位相同期させた抽出クロックｂ
との位相比較を行う位相比較器３と、前記入力信号ａの
立上り時の変化点を検出する変化点検出回路２と、位相
比較器３の出力の位相進み信号又は位相遅れ信号の個数
を計数し前記個数が予め定められたループフィルタ段数
以上に連続計数されたときはプリセット値をノミナル値
より増減して位相変更指示のプリセット信号ｄを出力す
るループフィルタ４と、原発振クロックＣを出力する発
振回路５と、原発振クロックＣを入力クロノクとしルー
プフィルタ４のプリセット信号ｄの入力によって抽出ク
ロックｂを発生するプリセットカウンタ６とを備えて構
成している。
第５図は第４図に示す従来のデジタル位相同期回路のル
ープフィルタのループフィルタ段数が１段のときの主要
信号の動作を示すタイミング図である。
ープフィルタのループフィルタ段数が１段のときの主要
信号の動作を示すタイミング図である。
次に、従来のデジタル位相同期回路の動作について説明
する。
する。
第４図及び第５図において、入力信号ａは変化点検出回
路２によって入力信号ａの立上り時の変化点が検出され
、変化点検出回路２は信号ｅを出力し、またプリセット
カウンタ６からの抽出クロックｂと入力信号ａとを位相
比較した位相比較器３は入力信号ａが抽出クロックｂよ
り位相進みか又は位相遅れかの信号ｆを出力し、ループ
フィルタ４では信号ｅ＆てよって信号ｆから位相進み又
は位相遅れの個数を算出し、ループフィルタ４のループ
フィルタ段数が１であるから２以上連続して位相進み又
は位相遅れを検出すると、ループフィルタ４は抽出クロ
ックｂを発生するプリセットカウンタ６に対し位相遅れ
又は位相進みの位相変更指示を行うプリセット信号ｄを
出力して抽出クロックｂの位相を遅れ又は進みに変更し
そ峨以外のときは抽出クロックｂの周期をノミナル周波
数になるように設定する。プリセットカウンタ６は入力
の原発振クロックＣの測成をプリセット信号ｄのプリセ
ット値から計数して抽出クロックｂを出力する。
路２によって入力信号ａの立上り時の変化点が検出され
、変化点検出回路２は信号ｅを出力し、またプリセット
カウンタ６からの抽出クロックｂと入力信号ａとを位相
比較した位相比較器３は入力信号ａが抽出クロックｂよ
り位相進みか又は位相遅れかの信号ｆを出力し、ループ
フィルタ４では信号ｅ＆てよって信号ｆから位相進み又
は位相遅れの個数を算出し、ループフィルタ４のループ
フィルタ段数が１であるから２以上連続して位相進み又
は位相遅れを検出すると、ループフィルタ４は抽出クロ
ックｂを発生するプリセットカウンタ６に対し位相遅れ
又は位相進みの位相変更指示を行うプリセット信号ｄを
出力して抽出クロックｂの位相を遅れ又は進みに変更し
そ峨以外のときは抽出クロックｂの周期をノミナル周波
数になるように設定する。プリセットカウンタ６は入力
の原発振クロックＣの測成をプリセット信号ｄのプリセ
ット値から計数して抽出クロックｂを出力する。
上述した従来のデジタル位相同期回路では、ループフィ
ルタの段数を予め固定しているので、入力信号のジッタ
は回線状態又は、相手装置状態により時間的にダイナミ
ックに変動すると、例えば入力信号ジッタに比ベループ
フィルタ段数が少ない場合はデジタル位相同期回路の感
度が過大となって抽出クロックジッタ周波数が高くなる
という問題が生じ、又、入力信号ジッタに比ベループフ
ィルタ段数が多い場合はデジタル位相同期回路の感度が
過少となって抽出クロックジッタ量が多くなるという問
題が生じる。
ルタの段数を予め固定しているので、入力信号のジッタ
は回線状態又は、相手装置状態により時間的にダイナミ
ックに変動すると、例えば入力信号ジッタに比ベループ
フィルタ段数が少ない場合はデジタル位相同期回路の感
度が過大となって抽出クロックジッタ周波数が高くなる
という問題が生じ、又、入力信号ジッタに比ベループフ
ィルタ段数が多い場合はデジタル位相同期回路の感度が
過少となって抽出クロックジッタ量が多くなるという問
題が生じる。
本発明のデジタル位相同期回路は、入力信号とこの入力
信号に位相同期させた抽出クロックとの位相比較を行う
位相比較器と、前記入力信号の立上り時の変化点を検出
する変化点検出回路と、前記入力信号の変化点における
前記位相比較器の出力の位相進み信号又は位相遅れ信号
の数を計数し前記数が予め定められたループフィルタ段
数以上に連続計数されたときはプリセット値をノミナル
値より増減する位相変更指示信号を出力するループフィ
ルタと、前記抽出クロックの原発振クロックを出力する
発振回路と、前記原発振クロックを入力クロックとし前
記位相変更指示信号をプリセットの入力信号として前記
抽出クロックを発生するプリセットカウンタとを備える
デジタル位相同期回路において、前記ループフィルタの
前記位相変更指示信号が連続３回以上の位相進み又は位
相遅れを指示する事がないように前記ループフィルタ段
数を自動設定するループフィルタ段数設定回路を有して
いる。
信号に位相同期させた抽出クロックとの位相比較を行う
位相比較器と、前記入力信号の立上り時の変化点を検出
する変化点検出回路と、前記入力信号の変化点における
前記位相比較器の出力の位相進み信号又は位相遅れ信号
の数を計数し前記数が予め定められたループフィルタ段
数以上に連続計数されたときはプリセット値をノミナル
値より増減する位相変更指示信号を出力するループフィ
ルタと、前記抽出クロックの原発振クロックを出力する
発振回路と、前記原発振クロックを入力クロックとし前
記位相変更指示信号をプリセットの入力信号として前記
抽出クロックを発生するプリセットカウンタとを備える
デジタル位相同期回路において、前記ループフィルタの
前記位相変更指示信号が連続３回以上の位相進み又は位
相遅れを指示する事がないように前記ループフィルタ段
数を自動設定するループフィルタ段数設定回路を有して
いる。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図の中に示すフィルタ段数設定回路の一例を示すブ
ロック図、第３図は第２図の中に示すフィルタ段数設定
制御部のプログラム動作の一例を示すフローチャートで
ある。
第１図の中に示すフィルタ段数設定回路の一例を示すブ
ロック図、第３図は第２図の中に示すフィルタ段数設定
制御部のプログラム動作の一例を示すフローチャートで
ある。
第１図において、本実施例のデジタル位相同期回路は、
第５図に示す従来のデジタル位相同期回路にループフィ
ルタ４からのプリセット信号ｄを受信してループフィル
タ４へのループフィルタ段数の設定値を信号内容とする
フィルタ段数設定信号ｇを出力するフィルタ段数設定回
路７を有して構成している。
第５図に示す従来のデジタル位相同期回路にループフィ
ルタ４からのプリセット信号ｄを受信してループフィル
タ４へのループフィルタ段数の設定値を信号内容とする
フィルタ段数設定信号ｇを出力するフィルタ段数設定回
路７を有して構成している。
第２図において、フィルタ段数設定回路７はループフィ
ルタ４からのプリセット信号ｄを受信し位相変更の指示
を解読し位相ノミナル指示信号４位相遅れ指示信号ｄｌ
２位相進み指示信号ｄ８を出力する位相変更指示解読部
７１と、位相進み指示信号ｄ２の個数を計数する位相進
み指示信号カウンタ７２と、位相遅れ指示信号ｄ！の個
数を計数する位相遅れ指示信号カウンタ７３と、位相進
み指示信号カウンタ７２及び位相遅れ指示信号カウンタ
７３のそれぞれの入力信号が２回連続して入力されると
それを検出して連続位相変更指示検出信号ｄ３を出力す
る連続位相変更指示検出フリップフロップ７４と、連続
位相変更指示検出信号ｄ３を受信してループフィルタ４
への最適ループフィルタ段数を設定するフィルタ段数設
定信号ｇを出力するフィルタ段数設定制御部７５とを有
して構成している。
ルタ４からのプリセット信号ｄを受信し位相変更の指示
を解読し位相ノミナル指示信号４位相遅れ指示信号ｄｌ
２位相進み指示信号ｄ８を出力する位相変更指示解読部
７１と、位相進み指示信号ｄ２の個数を計数する位相進
み指示信号カウンタ７２と、位相遅れ指示信号ｄ！の個
数を計数する位相遅れ指示信号カウンタ７３と、位相進
み指示信号カウンタ７２及び位相遅れ指示信号カウンタ
７３のそれぞれの入力信号が２回連続して入力されると
それを検出して連続位相変更指示検出信号ｄ３を出力す
る連続位相変更指示検出フリップフロップ７４と、連続
位相変更指示検出信号ｄ３を受信してループフィルタ４
への最適ループフィルタ段数を設定するフィルタ段数設
定信号ｇを出力するフィルタ段数設定制御部７５とを有
して構成している。
フィルタ段数設定制御部７５はタイマ（図示省略）及び
ＲＯＭ（図示省略）等を有し、ＲＯＭに内蔵されたプロ
グラムによって、フィルタ段数設定回路７全体をシーケ
ンス制御する。
ＲＯＭ（図示省略）等を有し、ＲＯＭに内蔵されたプロ
グラムによって、フィルタ段数設定回路７全体をシーケ
ンス制御する。
次に、本実施例の動作を特に第５図に示す従来のデジタ
ル位相同期回路の動作と異なる部分のみについて説明す
る。
ル位相同期回路の動作と異なる部分のみについて説明す
る。
第２図において、ループフィルタ４からのプリセット信
号ｄが位相変更指示解読部７１で解読されて、例えば、
位相進み指示信号ｄ、が２回出力されると、位相進み指
示信号カウンタ７２がセットされ、そのセット信号は連
続位相変更指示フリップ７０ツブ７４をセットさせて連
続位相変更指示検出信号ｄ３を出力する。
号ｄが位相変更指示解読部７１で解読されて、例えば、
位相進み指示信号ｄ、が２回出力されると、位相進み指
示信号カウンタ７２がセットされ、そのセット信号は連
続位相変更指示フリップ７０ツブ７４をセットさせて連
続位相変更指示検出信号ｄ３を出力する。
一方、フィルタ段数設定制御部７５は第３図に示すプロ
グラムによって、電源がオンになった時点に、ループフ
ィルタ４のループフィルタ段数をＯＫ初期設定した後、
内蔵の同期トレーニングタイマ（図示省略）によって予
め定めた時間内に同期トレーニングを自動的に行い、同
期トレーニングタイマをクリアした後、ループフィルタ
４へのループフィルタ段数を＋１に設定して監視タイマ
（図示省略）がオンの状態になり、連続位相変更指示検
出信号ｄ、の検出を行う。
グラムによって、電源がオンになった時点に、ループフ
ィルタ４のループフィルタ段数をＯＫ初期設定した後、
内蔵の同期トレーニングタイマ（図示省略）によって予
め定めた時間内に同期トレーニングを自動的に行い、同
期トレーニングタイマをクリアした後、ループフィルタ
４へのループフィルタ段数を＋１に設定して監視タイマ
（図示省略）がオンの状態になり、連続位相変更指示検
出信号ｄ、の検出を行う。
もし、連続位相変更指示検出信号ｄ、が有ると、ループ
フィルタ段数を現状より−ｌに設定するフィルタ段数設
定信号ｇを出力する。
フィルタ段数を現状より−ｌに設定するフィルタ段数設
定信号ｇを出力する。
このように、フィルタ段数設定制御部７５は、連続位相
変更指示検出信号ｄ３の有無の検出を監視タイマに予め
設定された時間内に行い、連続位相変更指示検出信号ｄ
３が有れば現状よりループフィルタ段数を−ＩＫ：、無
ければ現状よりループフィルタ段数を＋ＩＫ−設定する
フィルタ段数設定信号ｇをループフィルタ４へ送出し、
ループフィルタ段数を自動設定する。
変更指示検出信号ｄ３の有無の検出を監視タイマに予め
設定された時間内に行い、連続位相変更指示検出信号ｄ
３が有れば現状よりループフィルタ段数を−ＩＫ：、無
ければ現状よりループフィルタ段数を＋ＩＫ−設定する
フィルタ段数設定信号ｇをループフィルタ４へ送出し、
ループフィルタ段数を自動設定する。
以上説明したように本発明は、従来のデジタル位相同期
回路にループフィルタ段数設定回路を付加すること釦よ
ぬ、回線状態又は相手装置状態により、時間的にダイナ
ミックに変動する入力信号ジッタに対して連続３ ｒＬ
！！以上の位相進み又は位相遅れのないようループフィ
ルタ段数を自動設定するので従来に比べ最適なジッタ量
及びジッタ周波数をもつ抽出クロックを発生させること
ができる効果がある。
回路にループフィルタ段数設定回路を付加すること釦よ
ぬ、回線状態又は相手装置状態により、時間的にダイナ
ミックに変動する入力信号ジッタに対して連続３ ｒＬ
！！以上の位相進み又は位相遅れのないようループフィ
ルタ段数を自動設定するので従来に比べ最適なジッタ量
及びジッタ周波数をもつ抽出クロックを発生させること
ができる効果がある。
Ｍ１図は本発明の一実施例を示すブロック図、第２図は
第１図の中に示すフィルタ段数設定回路の一例を示すブ
ロック図、第３図は第２図の中に示すフィル段数設定制
御部のプログラム動作の一例を示すフローチャート、第
４図は従来のデジタル位相同期回路の一例を示すブロッ
ク図、第５図は第４図に示す従来のデジタル位相同期回
路のループフィルタのループフィル一段数が１段のとき
の主要信号の動作を示すタイミング図である。 ２・・・・・・変化点検出回路、３・・・・・・位相比
較器、４・・・・・・ループフィルタ、５・・・・・・
発振回路、６・旧・・プリセットカウンタ、７・・・・
・・フィルタ段数設定回路、７１・・・・・・位相変更
指示解読部、７２・・・・・・位相進み指示信号カウン
タ、７３・・・・・・位相遅れ指示信号カウンタ、７４
・・・・・・連続位相変更指示検出フリップフロップ、
７５・・・・・・フィルタ段数設定制御部。 呵２旧 第３ 図
第１図の中に示すフィルタ段数設定回路の一例を示すブ
ロック図、第３図は第２図の中に示すフィル段数設定制
御部のプログラム動作の一例を示すフローチャート、第
４図は従来のデジタル位相同期回路の一例を示すブロッ
ク図、第５図は第４図に示す従来のデジタル位相同期回
路のループフィルタのループフィル一段数が１段のとき
の主要信号の動作を示すタイミング図である。 ２・・・・・・変化点検出回路、３・・・・・・位相比
較器、４・・・・・・ループフィルタ、５・・・・・・
発振回路、６・旧・・プリセットカウンタ、７・・・・
・・フィルタ段数設定回路、７１・・・・・・位相変更
指示解読部、７２・・・・・・位相進み指示信号カウン
タ、７３・・・・・・位相遅れ指示信号カウンタ、７４
・・・・・・連続位相変更指示検出フリップフロップ、
７５・・・・・・フィルタ段数設定制御部。 呵２旧 第３ 図
Claims (1)
- 入力信号とこの入力信号に位相同期させた抽出クロック
との位相比較を行う位相比較器と、前記入力信号の立上
り時の変化点を検出する変化点検出回路と、前記入力信
号の変化点における前記位相比較器の出力の位相進み信
号又は位相遅れ信号の個数を計数し前記個数が予め定め
られたループフィルタ段数以上に連続計数されたときは
プリセット値をノミナル値より増減する位相変更指示信
号を出力するループフィルタと、前記抽出クロックの原
発振クロックを出力する発振回路と、前記原発振クロッ
クを入力クロックとし前記位相変更指示信号をプリセッ
トの入力信号として前記抽出クロックを発生するプリセ
ットカウンタとを備えるデジタル位相同期回路において
、前記ループフィルタの前記位相変更指示信号が連続３
回以上の位相進み又は位相遅れを指示する事がないよう
に前記ループフィルタ段数を自動設定するループフィル
タ段数設定回路を有することを特徴とするデジタル位相
同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62135917A JPS63299613A (ja) | 1987-05-29 | 1987-05-29 | デジタル位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62135917A JPS63299613A (ja) | 1987-05-29 | 1987-05-29 | デジタル位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63299613A true JPS63299613A (ja) | 1988-12-07 |
Family
ID=15162863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62135917A Pending JPS63299613A (ja) | 1987-05-29 | 1987-05-29 | デジタル位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63299613A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006080991A (ja) * | 2004-09-10 | 2006-03-23 | Nec Electronics Corp | クロックアンドデータリカバリ回路 |
-
1987
- 1987-05-29 JP JP62135917A patent/JPS63299613A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006080991A (ja) * | 2004-09-10 | 2006-03-23 | Nec Electronics Corp | クロックアンドデータリカバリ回路 |
| US7715514B2 (en) | 2004-09-10 | 2010-05-11 | Nec Electronics Corporation | Clock and data recovery circuit |
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