JPH0243348B2 - - Google Patents
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- JPH0243348B2 JPH0243348B2 JP60191568A JP19156885A JPH0243348B2 JP H0243348 B2 JPH0243348 B2 JP H0243348B2 JP 60191568 A JP60191568 A JP 60191568A JP 19156885 A JP19156885 A JP 19156885A JP H0243348 B2 JPH0243348 B2 JP H0243348B2
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- epitaxial layer
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- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/856—Complementary IGFETs, e.g. CMOS the complementary IGFETs having different architectures than each other, e.g. high-voltage and low-voltage CMOS
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- H10D30/60—Insulated-gate field-effect transistors [IGFET]
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- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/663—Vertical DMOS [VDMOS] FETs having both source contacts and drain contacts on the same surface, i.e. up-drain VDMOS
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- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
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- H10D84/0142—Manufacturing their gate conductors the gate conductors having different shapes or dimensions
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- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
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- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置及びその製造方法に関し、
特に高速信号入力の高耐圧・大電流駆動の集積回
路半導体装置に係るものである。
特に高速信号入力の高耐圧・大電流駆動の集積回
路半導体装置に係るものである。
従来、高耐圧LSI技術については、本発明に最
も近いスパーテツク社のDMOS（Double
Diffusion MOS）+CMOSトランジスタからなる
半導体装置やテキサツインスツルメント社のBi
−DFETなどが知られている。ここで、スパーテ
ツク社の半導体装置について第１１図を参照して
説明する。
も近いスパーテツク社のDMOS（Double
Diffusion MOS）+CMOSトランジスタからなる
半導体装置やテキサツインスツルメント社のBi
−DFETなどが知られている。ここで、スパーテ
ツク社の半導体装置について第１１図を参照して
説明する。
図中１は、P-型の半導体基板である。前記基
板１の表面には、Ｎウエル２，３、Ｐチヤネル横
型Ｄ−MOSトランジスタのドレイン領域となる
P+層４，５、CMOSトランジスタのＮチヤネル
MOSトランジスタのソース・ドレイン領域とな
るN+層６ａ，６ｂが夫々設けられている。前記
Ｎウエル２には、N+層７及び前記DMOSトラン
ジスタのソース領域となるP+層８，９が設けら
れている。一方、他方のＮウエル３には、
CMOSトランジスタのＰチヤネルMOSトランジ
スタのソース・ドレイン領域となるP+層１０ａ，
１０ｂが設けられている。前記基板１上には、ゲ
ート酸化膜１１を介して多結晶シリコンからなる
ゲート電極１２が設けられている。これらゲート
電極１２を含む基板１上には層間絶縁膜１３が設
けられている。前記P+層４，５，８，９，１０
ａ，１０ｂ、N+層６ａ，６ｂ，７、及びゲート
電極１２上の層間絶縁膜１３にはコンタクトホー
ルが形成され、これらコンタクトホールに例えば
Alからなる取出し電極１４が設けられている この技術で作成した横形Ｄ−MOSはドレイン
がSubにShortしているため、回路設計的にみて
一通りの使用法しかない。つまりIC、LSIにとつ
て重要な多機能化という目的が全く達成不能とい
うことである。また大電流を駆動する場合につい
ては、横型のＤ−MOSを用いるため、素子面積
の増大を招く。
板１の表面には、Ｎウエル２，３、Ｐチヤネル横
型Ｄ−MOSトランジスタのドレイン領域となる
P+層４，５、CMOSトランジスタのＮチヤネル
MOSトランジスタのソース・ドレイン領域とな
るN+層６ａ，６ｂが夫々設けられている。前記
Ｎウエル２には、N+層７及び前記DMOSトラン
ジスタのソース領域となるP+層８，９が設けら
れている。一方、他方のＮウエル３には、
CMOSトランジスタのＰチヤネルMOSトランジ
スタのソース・ドレイン領域となるP+層１０ａ，
１０ｂが設けられている。前記基板１上には、ゲ
ート酸化膜１１を介して多結晶シリコンからなる
ゲート電極１２が設けられている。これらゲート
電極１２を含む基板１上には層間絶縁膜１３が設
けられている。前記P+層４，５，８，９，１０
ａ，１０ｂ、N+層６ａ，６ｂ，７、及びゲート
電極１２上の層間絶縁膜１３にはコンタクトホー
ルが形成され、これらコンタクトホールに例えば
Alからなる取出し電極１４が設けられている この技術で作成した横形Ｄ−MOSはドレイン
がSubにShortしているため、回路設計的にみて
一通りの使用法しかない。つまりIC、LSIにとつ
て重要な多機能化という目的が全く達成不能とい
うことである。また大電流を駆動する場合につい
ては、横型のＤ−MOSを用いるため、素子面積
の増大を招く。
次に、縦方向アイソレーシヨンを用いた
DMOSトランジスタを第１２図を参照して説明
する。図中の２１は、D-型の半導体基板１の表
面に設けられたN-型のエピタキシヤル層（N-
VG層）である。前記N-VG層２１の表面にはア
イソレーシヨン拡散層（P+層）２２が設けられ、
かつ前記N-VG層２１及び基板１にはアイソレー
シヨン用のP+埋込み層２３が前記P+層２２に連
結して設けられている。また、前記N-VG層２１
の表面にはドレイン電極取り出し用のDeep N+
拡散層２４が設けられ、かつ前記N-VG層２１及
び基板１にはN+埋込み層（ドレイン領域）２５
が前記拡散層２４に連結して設けられている。前
記N-VG層２１表面には、P+Body拡散層２６，
２６′、Base P+拡散層２７，２７′が設けられて
いる。これら拡散層には、ソース領域となるN+
拡散層２８ａ、N+拡散層２８ｂが設けられてい
る。なお、２９1〜２９3は夫々ドレイン電極、ソ
ース電極、ゲート電極を示す。
DMOSトランジスタを第１２図を参照して説明
する。図中の２１は、D-型の半導体基板１の表
面に設けられたN-型のエピタキシヤル層（N-
VG層）である。前記N-VG層２１の表面にはア
イソレーシヨン拡散層（P+層）２２が設けられ、
かつ前記N-VG層２１及び基板１にはアイソレー
シヨン用のP+埋込み層２３が前記P+層２２に連
結して設けられている。また、前記N-VG層２１
の表面にはドレイン電極取り出し用のDeep N+
拡散層２４が設けられ、かつ前記N-VG層２１及
び基板１にはN+埋込み層（ドレイン領域）２５
が前記拡散層２４に連結して設けられている。前
記N-VG層２１表面には、P+Body拡散層２６，
２６′、Base P+拡散層２７，２７′が設けられて
いる。これら拡散層には、ソース領域となるN+
拡散層２８ａ、N+拡散層２８ｂが設けられてい
る。なお、２９1〜２９3は夫々ドレイン電極、ソ
ース電極、ゲート電極を示す。
しかしながら、この技術は素子分離に双方向ア
イソレーシヨンを用いているため、高耐圧化のた
めにVG層を厚くしてゆくことが難しく、高耐圧
化が困難である。即ち、縦型のDMOSを用いる
場合、ドレイン領域の取り出し口にDeep N+拡
散層２４を使わなければならず、高耐圧化に際し
VG層を厚くすると電流を流しにくくする（第１
２図参照）。また、横型のDMOSを用いるという
方法もあるが、いずれの場合も大電流を駆動する
に際しては素子面積の増大を招く。更に、
DMOSやバイポーラトランジスタとCMOSを１
チツプ上に同時形成するに際しては、素子形成の
前段階として前述したアイソレーシヨン拡散層２
２やDeep N+拡散層２４などの高濃度の不純物
拡散による深い接合が必要である。しかるに、前
記拡散層２２，２４などは、その後のMOSトラ
ンジスタ形成時（特にゲート酸化膜形成時）にも
ウエハ表面にむき出し、又は酸化された状態で残
り、MOSトランジスタの最も重要な特性である
ゲートしきい値電圧の制御に影響を及ぼす。この
ため、しきい値電圧のバラツキは大きくなり、短
チヤネル効果もバラツキ易いものとなる。以上よ
り、従来技術においては、CMOSトランジスタ
の微細化に限界があり、回路動作の高速化が困難
である。
イソレーシヨンを用いているため、高耐圧化のた
めにVG層を厚くしてゆくことが難しく、高耐圧
化が困難である。即ち、縦型のDMOSを用いる
場合、ドレイン領域の取り出し口にDeep N+拡
散層２４を使わなければならず、高耐圧化に際し
VG層を厚くすると電流を流しにくくする（第１
２図参照）。また、横型のDMOSを用いるという
方法もあるが、いずれの場合も大電流を駆動する
に際しては素子面積の増大を招く。更に、
DMOSやバイポーラトランジスタとCMOSを１
チツプ上に同時形成するに際しては、素子形成の
前段階として前述したアイソレーシヨン拡散層２
２やDeep N+拡散層２４などの高濃度の不純物
拡散による深い接合が必要である。しかるに、前
記拡散層２２，２４などは、その後のMOSトラ
ンジスタ形成時（特にゲート酸化膜形成時）にも
ウエハ表面にむき出し、又は酸化された状態で残
り、MOSトランジスタの最も重要な特性である
ゲートしきい値電圧の制御に影響を及ぼす。この
ため、しきい値電圧のバラツキは大きくなり、短
チヤネル効果もバラツキ易いものとなる。以上よ
り、従来技術においては、CMOSトランジスタ
の微細化に限界があり、回路動作の高速化が困難
である。
本発明は上記事情に鑑みてなされたもので、高
耐圧の出力段と高速の小信号回路を１チツプ上に
形成するとともに、耐圧、駆動電流に対する素子
面積を小さくし、かつペレツト工程も従来の
MOSLSIなどとほぼ同じにして従来の設備で安
価に製造可能な高耐圧、大電流、高速な半導体装
置及びその製造方法を提供することを目的とす
る。
耐圧の出力段と高速の小信号回路を１チツプ上に
形成するとともに、耐圧、駆動電流に対する素子
面積を小さくし、かつペレツト工程も従来の
MOSLSIなどとほぼ同じにして従来の設備で安
価に製造可能な高耐圧、大電流、高速な半導体装
置及びその製造方法を提供することを目的とす
る。
本願第１の発明によれば、主として下記の効果
が得られる。
が得られる。
CMOSトランジスタを両ウエル方式とする
ことによりラツチアツプを起りにくくするこ
と。
ことによりラツチアツプを起りにくくするこ
と。
DMOSトランジスタのドレイン領域取り出
し口に低濃度の第２半導体層（VG層）と同導
電型の埋込み層を設けることにより、DMOS
トランジスタの基板−ドレイン領域間の降伏電
圧を飛躍的に向上すること。
し口に低濃度の第２半導体層（VG層）と同導
電型の埋込み層を設けることにより、DMOS
トランジスタの基板−ドレイン領域間の降伏電
圧を飛躍的に向上すること。
前記埋込み層を基板表面に取り出して電流特
性を向上し、高耐圧のDMOSトランジスタを
得ること。
性を向上し、高耐圧のDMOSトランジスタを
得ること。
また、本願第２の発明によれば、DMOS、
CMOSトランジスタを夫々複数回同一工程で形
成することにより新たな設備を導入することなく
ルーチン量産化できること、及び横方向拡散がほ
とんどないため素子面積を縮小できること等の効
果が得られる。
CMOSトランジスタを夫々複数回同一工程で形
成することにより新たな設備を導入することなく
ルーチン量産化できること、及び横方向拡散がほ
とんどないため素子面積を縮小できること等の効
果が得られる。
以下、本発明の一実施例を第１図ａ〜ｈ、第２
図〜第１０図を参照して説明する。
図〜第１０図を参照して説明する。
〔1〕 まず、P-型のシリコン基板３１を所定の箇
所を常法により開孔した後、この開口した部分
にｎ型不純物を導入し、第１、第２の高濃度
（N+型）不純物層３２ａ，３２ｂを形成した。
つづいて、前記基板３１上にエピタキシヤル成
長を施して成長層を形成した後、これを適宜エ
ツチングして第１、第２の低濃度（N-型）エ
ピタキシヤル層（以下、VG層という）３３
ａ，３３ｂを形成した（第１図ａ図示）。次い
で、前記基板３１の全面に第１の酸化膜３４を
形成した後、写真蝕刻法（PEP）により後記
拡散層の形成予定部上の前記第１の酸化膜３４
を除去し、この部分にバツフア酸化膜３５を形
成した。しかる後、レジスト３６をマスクとし
て前記基板３１及び第２の低濃度エピタキシヤ
ル層３３ｂにP+Body形成用のP+不純物層３７
を、他方の第１の低濃度エピタキシヤル層３３
ａにＰウエル形成用のP+不純物層３８を夫々
イオン注入により形成した。なお、PEPを２
回に分けて前記不純物層３７と３８とを別々の
イオン注入によつて形成してもよい。更に、前
記レジスト３６を除去した後、別のレジストを
用いて前記第２の高濃度不純物層３２ｂの表面
端のドレイン電柱取り出し位置にドレイン耐圧
向上用のn+不純物層３９を、他方の第１の高
濃度不純物層３２ａにＮウエル形成用のn+不
純物層４０を形成した（第１図ｂ図示）。なお、
同図ｂにおいては、説明上レジスト３６を残存
させておいた。
所を常法により開孔した後、この開口した部分
にｎ型不純物を導入し、第１、第２の高濃度
（N+型）不純物層３２ａ，３２ｂを形成した。
つづいて、前記基板３１上にエピタキシヤル成
長を施して成長層を形成した後、これを適宜エ
ツチングして第１、第２の低濃度（N-型）エ
ピタキシヤル層（以下、VG層という）３３
ａ，３３ｂを形成した（第１図ａ図示）。次い
で、前記基板３１の全面に第１の酸化膜３４を
形成した後、写真蝕刻法（PEP）により後記
拡散層の形成予定部上の前記第１の酸化膜３４
を除去し、この部分にバツフア酸化膜３５を形
成した。しかる後、レジスト３６をマスクとし
て前記基板３１及び第２の低濃度エピタキシヤ
ル層３３ｂにP+Body形成用のP+不純物層３７
を、他方の第１の低濃度エピタキシヤル層３３
ａにＰウエル形成用のP+不純物層３８を夫々
イオン注入により形成した。なお、PEPを２
回に分けて前記不純物層３７と３８とを別々の
イオン注入によつて形成してもよい。更に、前
記レジスト３６を除去した後、別のレジストを
用いて前記第２の高濃度不純物層３２ｂの表面
端のドレイン電柱取り出し位置にドレイン耐圧
向上用のn+不純物層３９を、他方の第１の高
濃度不純物層３２ａにＮウエル形成用のn+不
純物層４０を形成した（第１図ｂ図示）。なお、
同図ｂにおいては、説明上レジスト３６を残存
させておいた。
〔2〕 次に、前記レジストを除去した後、熱処理
を施し、n+不純物層３９，４０及びP+不純物
層３７，３８をスランピングさせることによ
り、前記基板３１及び第２の低濃度エピタキシ
ヤル層３３ｂに拡散層としてのP+Body４１、
第２の高濃度不純物層３２ｂの表面端部にＮ型
の不純物層４２を、他方の第１の低濃度エピタ
キシヤル層３３ａにＰウエル４３、Ｎウエル４
４を形成した。つづいて、前記第１の酸化膜３
４及びバツフア酸化膜３５を除去した後、全面
に第２の酸化膜４５を形成した。次いで、この
第２の酸化膜４５上の所定の位置にSi3N4膜４
６を形成した（第１図ｃ図示）。次いで、この
Si3N4膜４６をマスクとして選択酸化を行ない
厚いフイールド酸化膜４７を形成した（第１図
ｄ図示）。しかる後、前記Si3N4膜４６を除去
した。更に、前記第２の酸化膜４５を除去した
後、ゲート酸化膜４８を形成した。ひきつづ
き、スレツシヨールド電圧コントロールのため
にチヤネルインプラを行つた後、全面に多結晶
シリコン層４９を堆積し、これをPEPにより
これをパターニングした。この後、前記多結晶
シリコン層４９を酸化し第３の酸化膜５０を形
成した（第１図ｅ、第２図、第６図及び第７図
図示）。但し、第１図ｅではこの酸化膜５０は
便宜上図示していない。ここで、第２図は第１
図ｅの一点鎖線領域Ａを拡大して示す断面図、
第６図は第１図ｅの二点鎖線領域Ｂを拡大して
示す断面図、第７図は第１図ｅの二点鎖線領域
Ｃを拡大して示す断面図である。以下、領域Ａ
〜Ｃは同様に解釈する。なお、第１図ｅ中の５
１は領域Ｂにおけるチヤネルストツパ用のＰ層
（Ｐウエル４３より高濃度）である。また、前
記多結晶シリコン層４９はフイールド酸化膜４
７上では配線として領域Ａ，Ｂ，Ｃではゲート
電極として作用する。
を施し、n+不純物層３９，４０及びP+不純物
層３７，３８をスランピングさせることによ
り、前記基板３１及び第２の低濃度エピタキシ
ヤル層３３ｂに拡散層としてのP+Body４１、
第２の高濃度不純物層３２ｂの表面端部にＮ型
の不純物層４２を、他方の第１の低濃度エピタ
キシヤル層３３ａにＰウエル４３、Ｎウエル４
４を形成した。つづいて、前記第１の酸化膜３
４及びバツフア酸化膜３５を除去した後、全面
に第２の酸化膜４５を形成した。次いで、この
第２の酸化膜４５上の所定の位置にSi3N4膜４
６を形成した（第１図ｃ図示）。次いで、この
Si3N4膜４６をマスクとして選択酸化を行ない
厚いフイールド酸化膜４７を形成した（第１図
ｄ図示）。しかる後、前記Si3N4膜４６を除去
した。更に、前記第２の酸化膜４５を除去した
後、ゲート酸化膜４８を形成した。ひきつづ
き、スレツシヨールド電圧コントロールのため
にチヤネルインプラを行つた後、全面に多結晶
シリコン層４９を堆積し、これをPEPにより
これをパターニングした。この後、前記多結晶
シリコン層４９を酸化し第３の酸化膜５０を形
成した（第１図ｅ、第２図、第６図及び第７図
図示）。但し、第１図ｅではこの酸化膜５０は
便宜上図示していない。ここで、第２図は第１
図ｅの一点鎖線領域Ａを拡大して示す断面図、
第６図は第１図ｅの二点鎖線領域Ｂを拡大して
示す断面図、第７図は第１図ｅの二点鎖線領域
Ｃを拡大して示す断面図である。以下、領域Ａ
〜Ｃは同様に解釈する。なお、第１図ｅ中の５
１は領域Ｂにおけるチヤネルストツパ用のＰ層
（Ｐウエル４３より高濃度）である。また、前
記多結晶シリコン層４９はフイールド酸化膜４
７上では配線として領域Ａ，Ｂ，Ｃではゲート
電極として作用する。
〔3〕 次に、PEPにより第２の低濃度エピタキシ
ヤル層３３ｂにＰ型不純物をイオン注入した
後、熱処理を施してベース５２，５２を形成し
た（第１図ｆ及び第３図図示）。ここで、第３
図は第１図ｆの領域Ａの部分拡大図である。つ
づいて、PEPにより前記ベース５２、Ｎ型不
純物層４２及びＰウエル４３の表面に例えばリ
ン（P+ 31）をイオン注入し、熱処理を施して
N+層５３を形成した。ここで、N+層５３は、
ベース５２ではDMOSトランジスタのソース
領域となり、Ｎ型不純物層４２ではDMOSト
ランジスタのドレインコンタクト領域となり、
更にＰウエル４３ではＮチヤネルMOSトラン
ジスタのソース・ドレイン領域となる。次い
で、同様にしてレジスト５４をマスクとして
N+層５３近傍のP+Body４１、及びＮウエル４
４表面にボロン（B+ 11）をイオン注入し、P+
層５５を形成した（第１図ｇ、第４図、第８図
及び第９図図示）。ここで、第４図、第８図及
び第９図は第１図ｇの部分拡大図である。な
お、P+層５５は、ベース５２ではDMOSトラ
ンジスタのバリゲートコンタクト領域となり、
Ｎウエル４４ではＰチヤネルMOSトランジス
タのソース・ドレイン領域となる。また、第１
図ｇ及び第４図の５２ｃはチヤネル領域を示
す。更に、前記レジスト５４を除去し、全面に
CVDSiO2膜５６を堆積した後、PEPにより前
記P+Body４１、多結晶シリコン層４９、Ｐウ
エル４３及びＮウエル４４のN+層５３、P+層
５５上のCVDSiO2膜５６を選択的に開孔し、
コンタクトホール５７を形成した。しかる後、
全面に例えばAlを蒸着し、パターニングして
コンタクトホール５７に取出し電極５８を形成
した。ひきつづき、全面にPSG膜５９を形成
して半導体装置を製造した（第１図ｈ、第５図
及び第１０図図示）。ここで、第５図及び第１
０図は第１図ｈの部分拡大図である。
ヤル層３３ｂにＰ型不純物をイオン注入した
後、熱処理を施してベース５２，５２を形成し
た（第１図ｆ及び第３図図示）。ここで、第３
図は第１図ｆの領域Ａの部分拡大図である。つ
づいて、PEPにより前記ベース５２、Ｎ型不
純物層４２及びＰウエル４３の表面に例えばリ
ン（P+ 31）をイオン注入し、熱処理を施して
N+層５３を形成した。ここで、N+層５３は、
ベース５２ではDMOSトランジスタのソース
領域となり、Ｎ型不純物層４２ではDMOSト
ランジスタのドレインコンタクト領域となり、
更にＰウエル４３ではＮチヤネルMOSトラン
ジスタのソース・ドレイン領域となる。次い
で、同様にしてレジスト５４をマスクとして
N+層５３近傍のP+Body４１、及びＮウエル４
４表面にボロン（B+ 11）をイオン注入し、P+
層５５を形成した（第１図ｇ、第４図、第８図
及び第９図図示）。ここで、第４図、第８図及
び第９図は第１図ｇの部分拡大図である。な
お、P+層５５は、ベース５２ではDMOSトラ
ンジスタのバリゲートコンタクト領域となり、
Ｎウエル４４ではＰチヤネルMOSトランジス
タのソース・ドレイン領域となる。また、第１
図ｇ及び第４図の５２ｃはチヤネル領域を示
す。更に、前記レジスト５４を除去し、全面に
CVDSiO2膜５６を堆積した後、PEPにより前
記P+Body４１、多結晶シリコン層４９、Ｐウ
エル４３及びＮウエル４４のN+層５３、P+層
５５上のCVDSiO2膜５６を選択的に開孔し、
コンタクトホール５７を形成した。しかる後、
全面に例えばAlを蒸着し、パターニングして
コンタクトホール５７に取出し電極５８を形成
した。ひきつづき、全面にPSG膜５９を形成
して半導体装置を製造した（第１図ｈ、第５図
及び第１０図図示）。ここで、第５図及び第１
０図は第１図ｈの部分拡大図である。
しかして、本発明方法によれば、CMOSトラ
ンジスタとDMOSトランジスタを夫々複数回同
一工程によつて形成するとともに、DMOSトラ
ンジスタの製造工程はCMOSトランジスタのそ
れにP+Body拡散とベース拡散を追加したもので
よいため、新たな設備を導入することなく通常の
製造技術により簡単にルーチン量産化ができる。
また、CMOSトランジスタ部分は拡散のXjが同
じにできるので、設計ルールは通常のものと同じ
にできる。従つて、開発期間が短くて済む。更
に、従来のＮエピタキシヤル層を貫通するP+ア
イソレーシヨン拡散を必要とする装置と比べ、横
方向拡散がほとんどないため、素子面積を著しく
縮小できる。
ンジスタとDMOSトランジスタを夫々複数回同
一工程によつて形成するとともに、DMOSトラ
ンジスタの製造工程はCMOSトランジスタのそ
れにP+Body拡散とベース拡散を追加したもので
よいため、新たな設備を導入することなく通常の
製造技術により簡単にルーチン量産化ができる。
また、CMOSトランジスタ部分は拡散のXjが同
じにできるので、設計ルールは通常のものと同じ
にできる。従つて、開発期間が短くて済む。更
に、従来のＮエピタキシヤル層を貫通するP+ア
イソレーシヨン拡散を必要とする装置と比べ、横
方向拡散がほとんどないため、素子面積を著しく
縮小できる。
また、本発明に係る半導体装置は、第１図ｈに
示す如く、P-型のシリコン基板３１の表面に第
１、第２の高濃度不純物層３２ａ，３２ｂを介し
てVG層３３ａ，３３ｂを設け、一方のVG層３
３ａには両ウエル方式のCMOSトランジスタを
設け、他方のVG層３３ｂ表面にはドレイン領域
の一部が基板３１表面にかかるようにDMOSト
ランジスタを設け、該トランジスタのドレインコ
ンタクト領域（N+層）５３はVG層３３ｂと同導
電型のＮ型不純物層４２（基板−ドレイン間耐圧
補正用）に設けた構造となつている。従つて、 CMOSトランジスタを両ウエル方式とする
ことにより、ラツチアツプが起りにくい。
示す如く、P-型のシリコン基板３１の表面に第
１、第２の高濃度不純物層３２ａ，３２ｂを介し
てVG層３３ａ，３３ｂを設け、一方のVG層３
３ａには両ウエル方式のCMOSトランジスタを
設け、他方のVG層３３ｂ表面にはドレイン領域
の一部が基板３１表面にかかるようにDMOSト
ランジスタを設け、該トランジスタのドレインコ
ンタクト領域（N+層）５３はVG層３３ｂと同導
電型のＮ型不純物層４２（基板−ドレイン間耐圧
補正用）に設けた構造となつている。従つて、 CMOSトランジスタを両ウエル方式とする
ことにより、ラツチアツプが起りにくい。
DMOSトランジスタのドレイン電極取り出
し口に、PN接合曲率を小さくするように、
VG層３３ａと同導電型の不純物層４２を設け
ていることにより、DMOSトランジスタのオ
ン抵抗を小さくして電流特性（VDD（飽和）が
向上するとともに、DMOSトランジスタの基
板３１−ドレイン領域（不純物層３２ｂ，３３
ｂ及びN+層５３）間の降伏電圧を飛躍的に向
上できる。
し口に、PN接合曲率を小さくするように、
VG層３３ａと同導電型の不純物層４２を設け
ていることにより、DMOSトランジスタのオ
ン抵抗を小さくして電流特性（VDD（飽和）が
向上するとともに、DMOSトランジスタの基
板３１−ドレイン領域（不純物層３２ｂ，３３
ｂ及びN+層５３）間の降伏電圧を飛躍的に向
上できる。
CMOS、DMOSトランジスタの夫々のゲー
ト電極４９が多結晶シリコンからなり、該多結
晶シリコンがフイールド酸化膜４７上で配線と
して用いられているため、高速CMOSトラン
ジスタで高速・高耐圧・大電流のDMOSトラ
ンジスタが既存の多結晶シリコンゲート
CMOSラインを用いて即座に量産可能となり、
格別な製造技術を導入する必要がない。
ト電極４９が多結晶シリコンからなり、該多結
晶シリコンがフイールド酸化膜４７上で配線と
して用いられているため、高速CMOSトラン
ジスタで高速・高耐圧・大電流のDMOSトラ
ンジスタが既存の多結晶シリコンゲート
CMOSラインを用いて即座に量産可能となり、
格別な製造技術を導入する必要がない。
なお、上記実施例では、P+Body４１を第２の
低濃度エピタキシヤル層３３ｂに設けた場合につ
いて述べたが、これは深く設けることによりベー
ス・ドレイン間の耐圧間を向上するもので、省略
してもほぼ同等の効果を得ることができる。
低濃度エピタキシヤル層３３ｂに設けた場合につ
いて述べたが、これは深く設けることによりベー
ス・ドレイン間の耐圧間を向上するもので、省略
してもほぼ同等の効果を得ることができる。
以上詳述した如く本発明によれば、高速ロジツ
ク素子及び高耐圧大電力DMOSを内蔵した半導
体集積回路を従来と比べ小さい素子面積で構成で
き、かつ製造工程も従来のMOSLSIなどとほぼ
同じにして従来の設備で安価に製造可能な半導体
装置及びその製造方法を提供できる。
ク素子及び高耐圧大電力DMOSを内蔵した半導
体集積回路を従来と比べ小さい素子面積で構成で
き、かつ製造工程も従来のMOSLSIなどとほぼ
同じにして従来の設備で安価に製造可能な半導体
装置及びその製造方法を提供できる。
第１図ａ〜ｈは本発明の一実施例に係る半導体
装置の製造方法を工程順に示す断面図、第２図は
第１図ｅの部分拡大断面図、第３図は第１図ｆの
部分拡大断面図、第４図は第１図ｇの部分拡大断
面図、第５図は第１図ｈの部分拡大断面図、第６
図及び第７図は夫々第１図ｅの部分拡大断面図、
第８図及び第９図は夫々第１図ｇの部分拡大断面
図、第１０図は第１図ｈの部分拡大断面図、第１
１図及び第１２図は夫々従来の半導体装置の断面
図である。 ３１……P-型のシリコン基板、３２ａ，３２
ｂ……高濃度（N+型）不純物層、３３ａ，３３
ｂ……低濃度（N-型）エピタキシヤル層（VG
層）、３４，４５，５０……酸化膜、３５……バ
ツフア酸化膜、４１……P+Body、４２……Ｎ型
の埋込み層、４３……Ｐウエル、４４……Ｎウエ
ル、４６……Si3N4膜、４７……フイールド酸化
膜、４８……ゲート酸化膜、４９……多結晶シリ
コン層、５１……Ｐ層、５２……ベース、５２ｃ
……チヤネル領域、５３……N+層、５５……P+
層、５６……CVDSiO2膜、５７……コンタクト
ホール、５８……取出し電極、５９……PSG膜。
装置の製造方法を工程順に示す断面図、第２図は
第１図ｅの部分拡大断面図、第３図は第１図ｆの
部分拡大断面図、第４図は第１図ｇの部分拡大断
面図、第５図は第１図ｈの部分拡大断面図、第６
図及び第７図は夫々第１図ｅの部分拡大断面図、
第８図及び第９図は夫々第１図ｇの部分拡大断面
図、第１０図は第１図ｈの部分拡大断面図、第１
１図及び第１２図は夫々従来の半導体装置の断面
図である。 ３１……P-型のシリコン基板、３２ａ，３２
ｂ……高濃度（N+型）不純物層、３３ａ，３３
ｂ……低濃度（N-型）エピタキシヤル層（VG
層）、３４，４５，５０……酸化膜、３５……バ
ツフア酸化膜、４１……P+Body、４２……Ｎ型
の埋込み層、４３……Ｐウエル、４４……Ｎウエ
ル、４６……Si3N4膜、４７……フイールド酸化
膜、４８……ゲート酸化膜、４９……多結晶シリ
コン層、５１……Ｐ層、５２……ベース、５２ｃ
……チヤネル領域、５３……N+層、５５……P+
層、５６……CVDSiO2膜、５７……コンタクト
ホール、５８……取出し電極、５９……PSG膜。
Claims (1)
- 【特許請求の範囲】 １ 一主面側に少なくとも第１及び第２の凹部を
有する第１導電型の半導体基板と、この基板の各
凹部内面に夫々設けられた第２導電型の第１及び
第２の高濃度不純物層と、前記各凹部内に夫々設
けられた第２導電型の第１及び第２の低濃度エピ
タキシヤル層と、この第１の低濃度エピタキシヤ
ル層表面に設けられた第１導電型の第１ウエル及
び第２導電型の第２ウエルと、前記第１ウエルに
設けられた第１チヤネル型のMOSトランジスタ
と、前記第２ウエルに設けられた第２チヤネル型
のMOSトランジスタと、前記第２の低濃度エピ
タキシヤル層に設けられた２重拡散MOSトラン
ジスタとを具備し、前記２重拡散MOSトランジ
スタのドレイン領域が、前記第２導電型の第２の
高濃度不純物層と、前記第２の低濃度エピタキシ
ヤル層と、これら高濃度不純物層及び低濃度エピ
タキシヤル層及び前記基板に誇設されたドレイン
耐圧向上用の不純物層とから構成されることを特
徴とする半導体装置。 ２ 第１導電型の半導体基板の一主面側に少なく
とも第１及び第２の凹部を形成する工程と、この
前記基板の凹部内面に第２導電型の第１及び第２
の高濃度不純物層を形成する工程と、エピタキシ
ヤル成長法により前記凹部内に第２導電型の第１
及び第２の低濃度エピタキシヤル層を形成する工
程と、前記第１の低濃度エピタキシヤル層に相補
型MOSトランジスタをかつ前記第２の低濃度エ
ピタキシヤル層に２重拡散MOSトランジスタを
夫々複数個独立して形成する工程とを具備するこ
とを特徴とする半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60191568A JPS6251247A (ja) | 1985-08-30 | 1985-08-30 | 半導体装置及びその製造方法 |
| KR1019860007203A KR900000070B1 (ko) | 1985-08-30 | 1986-08-29 | 반도체장치 및 그 제조방법 |
| DE8686111964T DE3685184D1 (de) | 1985-08-30 | 1986-08-29 | Halbleiterbauelement mit einem mos-transistor und sein herstellungsverfahren. |
| EP86111964A EP0218084B1 (en) | 1985-08-30 | 1986-08-29 | Semiconductor device having a mos transistor and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60191568A JPS6251247A (ja) | 1985-08-30 | 1985-08-30 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6251247A JPS6251247A (ja) | 1987-03-05 |
| JPH0243348B2 true JPH0243348B2 (ja) | 1990-09-28 |
Family
ID=16276831
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60191568A Granted JPS6251247A (ja) | 1985-08-30 | 1985-08-30 | 半導体装置及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0218084B1 (ja) |
| JP (1) | JPS6251247A (ja) |
| KR (1) | KR900000070B1 (ja) |
| DE (1) | DE3685184D1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2645100B2 (ja) * | 1988-09-07 | 1997-08-25 | 株式会社東芝 | 電界効果型半導体装置 |
| KR100847837B1 (ko) * | 2006-12-29 | 2008-07-23 | 동부일렉트로닉스 주식회사 | 디모스 소자 및 그 제조 방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1153462A (en) * | 1965-06-22 | 1969-05-29 | Philips Nv | Improvements in or relating to Semiconductor Devices. |
| US4138782A (en) * | 1976-09-16 | 1979-02-13 | International Business Machines Corporation | Inverter with improved load line characteristic |
| GB2060252B (en) * | 1979-09-17 | 1984-02-22 | Nippon Telegraph & Telephone | Mutually isolated complementary semiconductor elements |
-
1985
- 1985-08-30 JP JP60191568A patent/JPS6251247A/ja active Granted
-
1986
- 1986-08-29 EP EP86111964A patent/EP0218084B1/en not_active Expired - Lifetime
- 1986-08-29 KR KR1019860007203A patent/KR900000070B1/ko not_active Expired
- 1986-08-29 DE DE8686111964T patent/DE3685184D1/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE3685184D1 (de) | 1992-06-11 |
| EP0218084A3 (en) | 1989-02-22 |
| KR900000070B1 (ko) | 1990-01-19 |
| EP0218084A2 (en) | 1987-04-15 |
| EP0218084B1 (en) | 1992-05-06 |
| JPS6251247A (ja) | 1987-03-05 |
| KR870002665A (ko) | 1987-04-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |