JPS63302500A - 不揮発性半導体メモリ - Google Patents
不揮発性半導体メモリInfo
- Publication number
- JPS63302500A JPS63302500A JP63113230A JP11323088A JPS63302500A JP S63302500 A JPS63302500 A JP S63302500A JP 63113230 A JP63113230 A JP 63113230A JP 11323088 A JP11323088 A JP 11323088A JP S63302500 A JPS63302500 A JP S63302500A
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- JP
- Japan
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- circuit
- test signal
- test
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- Granted
Links
- 239000004065 semiconductor Substances 0.000 title description 6
- 238000012360 testing method Methods 0.000 claims abstract description 36
- 238000001514 detection method Methods 0.000 claims abstract description 11
- 230000002950 deficient Effects 0.000 abstract description 8
- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、紫外線消去式等の不揮発性半導体メモリに関
する。
する。
従来、消去可能な不揮発性半導体メモリ（以下ＥＰＲＯ
Ｍという。）の書込み特性に関する不良モードに、ビッ
ト線は選択されているがワード線が非選択のメモリセル
への“０′”データ誤書込みが有る。この種の不良モー
ドの選別には、一部のワード線上のメモリセルに実際に
“０”データの書込みを行うことにより、残りのワード
線上のメモリセルへの誤書込みの有無をテストする方法
がある。
Ｍという。）の書込み特性に関する不良モードに、ビッ
ト線は選択されているがワード線が非選択のメモリセル
への“０′”データ誤書込みが有る。この種の不良モー
ドの選別には、一部のワード線上のメモリセルに実際に
“０”データの書込みを行うことにより、残りのワード
線上のメモリセルへの誤書込みの有無をテストする方法
がある。
しかし、この従来よりの方法には、次のような幾つかの
欠点が有る。ｉ）実際に“０”データを書込むため再び
消去しなければならない。ｉｉ ） ＥＰＲＯＭの容量
が大きく成るとピッ′ト線の数が増え“０”データ書込
みに要する時間が長くなる。
欠点が有る。ｉ）実際に“０”データを書込むため再び
消去しなければならない。ｉｉ ） ＥＰＲＯＭの容量
が大きく成るとピッ′ト線の数が増え“０”データ書込
みに要する時間が長くなる。
■）データを書込んだメモリセルのテストはできない。
等である。
本発明の目的は、上記の誤書込みの不良モードに対し、
従来のテスト方法の欠点を改良し、実際にデータの書込
みをせずに、すべてのメモリセルのテストが可能である
ところの不揮発性半導体メモリを提供することにある。
従来のテスト方法の欠点を改良し、実際にデータの書込
みをせずに、すべてのメモリセルのテストが可能である
ところの不揮発性半導体メモリを提供することにある。
Ｃ本発明の構成〕
本発明の不揮発性半導体メモリは、すべてのワード線を
非選択にする第１の回路と、すべてのビット線を読出し
回路及び書込み回路から電気的に切り離し該ビット線に
書込み電圧を印加する第２の回路と、外部よりのテスト
信号を検出して前記第１及び第２の回路の動作を制御す
るテスト信号検出回路とを含むことから構成される。
非選択にする第１の回路と、すべてのビット線を読出し
回路及び書込み回路から電気的に切り離し該ビット線に
書込み電圧を印加する第２の回路と、外部よりのテスト
信号を検出して前記第１及び第２の回路の動作を制御す
るテスト信号検出回路とを含むことから構成される。
以下、本発明の実施例について図面を用いて説明する。
第１図は本発明の一実施例の要部を示す回路図で、メモ
リセルの周辺部分を表している。
リセルの周辺部分を表している。
本実施例は、ワード線８を非選択にする第１の回路１４
と、ビット線１２を読出し回路１０及び書込みデータ入
力用のＮチャネルトランジスタ（以下、ＮＭＯ３Ｔとい
う。）１から電気的に切り離し、このビット線１２に書
込み電圧を印加する第２の回路１５、外部よりのテスト
信号１３を検出して第１及び第２の回路１４及び１５の
動作を制御するテスト信号１１を送出するテスト信号検
出回路９とを含むことから構成される。そして第１回路
１４はすべてのワード線毎に、第２の回路１５はすべて
のビット線毎に対して付加され、結果としてすべてのメ
モリセルに対して付加されたことになる。
と、ビット線１２を読出し回路１０及び書込みデータ入
力用のＮチャネルトランジスタ（以下、ＮＭＯ３Ｔとい
う。）１から電気的に切り離し、このビット線１２に書
込み電圧を印加する第２の回路１５、外部よりのテスト
信号１３を検出して第１及び第２の回路１４及び１５の
動作を制御するテスト信号１１を送出するテスト信号検
出回路９とを含むことから構成される。そして第１回路
１４はすべてのワード線毎に、第２の回路１５はすべて
のビット線毎に対して付加され、結果としてすべてのメ
モリセルに対して付加されたことになる。
第１の回路１４は、ドレインがワード線８にソースが接
地電位にゲートがテスト信号１１にそれぞれ接地された
ＮＭＯＳ Ｔ ４から成っている。
地電位にゲートがテスト信号１１にそれぞれ接地された
ＮＭＯＳ Ｔ ４から成っている。
第２の回路１５は、ドレインがＹデコーダ出力Ｙｉにソ
ースが接地電位にゲートがテスト信号検出回路９から出
力されるテスト信号１１にそｈぞれ接続されたＮＭＯＳ
Ｔ ２と、入力がテスト信号１１に接続されたバッフ
ァ７と、ドレインがビット線１２にソースが書込み電圧
端子ＶＰＰ （書込み電圧をＶＰＰとする。）にゲート
がバッファ７の出力にそれぞれ接続されたＮＭＯＳ Ｔ
３から成っている。
ースが接地電位にゲートがテスト信号検出回路９から出
力されるテスト信号１１にそｈぞれ接続されたＮＭＯＳ
Ｔ ２と、入力がテスト信号１１に接続されたバッフ
ァ７と、ドレインがビット線１２にソースが書込み電圧
端子ＶＰＰ （書込み電圧をＶＰＰとする。）にゲート
がバッファ７の出力にそれぞれ接続されたＮＭＯＳ Ｔ
３から成っている。
そして、メモリセル６はＮチャネル型不揮発性メモリト
ランジスタからなり、ドレインがビット線１２にソース
は接地電位にゲートはワード線８にそれぞれ接続され、
ビット線１２はゲートがＹテコーダ出力Ｙｉに接続され
たビット線選択用ＮＭＯ３Ｔ５及びゲートが書込み信号
Ｄｉに接続された書込みデータ入力用ＮＭＯ８ＴＩを介
して書込み電圧端子ＶＰＰに接続され、ＮＭＯ８Ｔ５の
ドレインには読出し回路ＩＯが接続されている。
ランジスタからなり、ドレインがビット線１２にソース
は接地電位にゲートはワード線８にそれぞれ接続され、
ビット線１２はゲートがＹテコーダ出力Ｙｉに接続され
たビット線選択用ＮＭＯ３Ｔ５及びゲートが書込み信号
Ｄｉに接続された書込みデータ入力用ＮＭＯ８ＴＩを介
して書込み電圧端子ＶＰＰに接続され、ＮＭＯ８Ｔ５の
ドレインには読出し回路ＩＯが接続されている。
次に、本実施例の動作について説明する。
Ａｏは通常アドレス信号入力端子であるが、７Ｖ以上の
電圧が加わると、テスト信号検出回路９が動作してハイ
レベルのテスト信号１１を出力し、ＮＭＯＳ Ｔ ４が
オン状態となり、Ｘデコーダ出力Ｘｉがローレベルにな
るのでワード線８が非選択となる。また、同時にＮＭＯ
Ｓ Ｔ ２もオンするので、Ｙデコーダ出力Ｙｉがロー
レベルになりＮＭＯ３Ｔ５がオフする。このため、メモ
リセル６は読出し回路１０及び書込みデータ入力トラン
ジスタ１から切り離される。テスト信号１１はバッファ
７にも入力し、バッファ７からは、書込み電圧ＶＰＰに
近い電圧が出力され、ＮＭＯ８Ｔ３をオンし、ビット線
１２に書込み電圧ＶＰＰに近い電圧が印加される。
電圧が加わると、テスト信号検出回路９が動作してハイ
レベルのテスト信号１１を出力し、ＮＭＯＳ Ｔ ４が
オン状態となり、Ｘデコーダ出力Ｘｉがローレベルにな
るのでワード線８が非選択となる。また、同時にＮＭＯ
Ｓ Ｔ ２もオンするので、Ｙデコーダ出力Ｙｉがロー
レベルになりＮＭＯ３Ｔ５がオフする。このため、メモ
リセル６は読出し回路１０及び書込みデータ入力トラン
ジスタ１から切り離される。テスト信号１１はバッファ
７にも入力し、バッファ７からは、書込み電圧ＶＰＰに
近い電圧が出力され、ＮＭＯ８Ｔ３をオンし、ビット線
１２に書込み電圧ＶＰＰに近い電圧が印加される。
上記のように、すべてのワード線毎に第１の回路１４が
、すべてのビット線毎に第２の回路１５が付加されてい
るので、すべてのワード線が非選択され、すべてのビッ
ト線に書込み電圧が印加される。このとき、すべてのメ
モリセルがデータ未書込み状態にあるが、上記の従来技
術で説明した様な不良メモリセルにはデータ“０”が書
込まれる。
、すべてのビット線毎に第２の回路１５が付加されてい
るので、すべてのワード線が非選択され、すべてのビッ
ト線に書込み電圧が印加される。このとき、すべてのメ
モリセルがデータ未書込み状態にあるが、上記の従来技
術で説明した様な不良メモリセルにはデータ“０”が書
込まれる。
次にアドレス入力信号端子ＡｏのレベルがＯ〜５ｖの電
圧に戻ると、テスト信号検出回路９からは、ローレベル
のテスト信号１１が出力され、ＮＭＯ８Ｔ２，３．４は
オフし、通常の書込み、読出しが可能になる。そして不
良メモリセルが含まれている場合には、“１”データが
読めなくなっているので不良品が選別される。
圧に戻ると、テスト信号検出回路９からは、ローレベル
のテスト信号１１が出力され、ＮＭＯ８Ｔ２，３．４は
オフし、通常の書込み、読出しが可能になる。そして不
良メモリセルが含まれている場合には、“１”データが
読めなくなっているので不良品が選別される。
すなわち、本実施例によると、従来のように不良メモリ
セルを検出するためにわざわざ“０”データの書込みを
する必要がなく、すべてのメモリセルをテストすること
が可能となる。
セルを検出するためにわざわざ“０”データの書込みを
する必要がなく、すべてのメモリセルをテストすること
が可能となる。
なお、以上の実施例においてはトランジスタとしてＮチ
ャネルＭＯ８）ランジスタを用いたが、ＰチャネルＭＯ
Ｓトランジスタを用いても同様の効果が得られることは
もち論である。
ャネルＭＯ８）ランジスタを用いたが、ＰチャネルＭＯ
Ｓトランジスタを用いても同様の効果が得られることは
もち論である。
以上、説明したとおり、本発明によれば、すべてのワー
ド線を非選択にする第１の回路と、すべてのビット線を
読出し回路及び書込み回路から電気的に切り離しすべて
のビット線に書込み電圧を印加する第２の回路及び外部
よりのテスト信号を検出するテスト信号検出回路とを有
し、このテスト信号検出回路がテスト信号を検出すると
、前記第１．第２の回路が動作して、すべてのワード線
を非選択にすると共にすべてのビット線に書込み電圧が
加わり、不良メモリセルには“０″データが書込まれ、
０１″データの読出しテストをすることにより、不良品
を選別することが可能であるところの不揮発性半導体メ
モリが得られ、その効果は大である。
ド線を非選択にする第１の回路と、すべてのビット線を
読出し回路及び書込み回路から電気的に切り離しすべて
のビット線に書込み電圧を印加する第２の回路及び外部
よりのテスト信号を検出するテスト信号検出回路とを有
し、このテスト信号検出回路がテスト信号を検出すると
、前記第１．第２の回路が動作して、すべてのワード線
を非選択にすると共にすべてのビット線に書込み電圧が
加わり、不良メモリセルには“０″データが書込まれ、
０１″データの読出しテストをすることにより、不良品
を選別することが可能であるところの不揮発性半導体メ
モリが得られ、その効果は大である。
第１図は、本発明の一実施例の要部を示す回路図である
。
。
Claims (1)
- すべてのワード線を非選択にする第１の回路と、すべ
てのビット線を読出回路及び書込み回路から電気的に切
り離し該ビット線に書込み電圧を印加する第２の回路と
、外部よりのテスト信号を検出して前記第１及び第２の
回路の動作を制御するテスト信号を送出するテスト信号
検出回路とを含むことを特徴とする不揮発性半導体メモ
リ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63113230A JPS63302500A (ja) | 1988-05-09 | 1988-05-09 | 不揮発性半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63113230A JPS63302500A (ja) | 1988-05-09 | 1988-05-09 | 不揮発性半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63302500A true JPS63302500A (ja) | 1988-12-09 |
| JPH0334160B2 JPH0334160B2 (ja) | 1991-05-21 |
Family
ID=14606862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63113230A Granted JPS63302500A (ja) | 1988-05-09 | 1988-05-09 | 不揮発性半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63302500A (ja) |
-
1988
- 1988-05-09 JP JP63113230A patent/JPS63302500A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0334160B2 (ja) | 1991-05-21 |
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