JPS63304497A - リフレツシユ回路 - Google Patents
リフレツシユ回路Info
- Publication number
- JPS63304497A JPS63304497A JP62140017A JP14001787A JPS63304497A JP S63304497 A JPS63304497 A JP S63304497A JP 62140017 A JP62140017 A JP 62140017A JP 14001787 A JP14001787 A JP 14001787A JP S63304497 A JPS63304497 A JP S63304497A
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- JP
- Japan
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- refresh
- circuit
- output
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- comparator
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- Pending
Links
- 230000006866 deterioration Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000012544 monitoring process Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロコンピュータの回路構成に係シ、特に
ダイナミックメモリのリフレッシュ回路に関するもので
ある。
ダイナミックメモリのリフレッシュ回路に関するもので
ある。
従来、この種のリフレッシュ回路は、１つのりフリッシ
ュカウンタとその制御回路とからなり、リフレッシュカ
ウンタの設定値時間経過毎にリフレッシュを行なってい
た。
ュカウンタとその制御回路とからなり、リフレッシュカ
ウンタの設定値時間経過毎にリフレッシュを行なってい
た。
上述し次従来のリフレッシュ回路では、そのとき行なわ
れているマイクロプロセッサの処理の状態にかかわらず
、一定時間毎にリフレッシュを行なうので、処理速度が
低下するという問題点があった。
れているマイクロプロセッサの処理の状態にかかわらず
、一定時間毎にリフレッシュを行なうので、処理速度が
低下するという問題点があった。
本発明のリフレッシュ回路は、マイクロプロセッサのア
ドレス信号とその前に出力されたラッチ回路の出力アド
レス信号とを比較する回路と、間隔を伸ばすことのでき
るリフレッシュタイマと、このリフレッシュタイマがタ
イムアウトされるとリフレッシュを行う制御回路とを備
えてなるようにしたものである。
ドレス信号とその前に出力されたラッチ回路の出力アド
レス信号とを比較する回路と、間隔を伸ばすことのでき
るリフレッシュタイマと、このリフレッシュタイマがタ
イムアウトされるとリフレッシュを行う制御回路とを備
えてなるようにしたものである。
本発明においては、マイクロプロセッサの状態を監視し
ながらリフレッシュを行う。
ながらリフレッシュを行う。
以下、図面に基づき本発明の実施例を詳細に説明する。
図は本発明の一実施例を示すブロック図である。
図において、１はキューを含むマイクロプロセッサ、２
は以前のアドレスを記憶しておくためのラッチ回路、３
はマイクロプロセッサ１のアドレス信号とその前に出力
されたラッチ回路２の出力アドレス信号とを比較する回
路であるコンパレータ、４は間隔を伸ばすことのできる
リフレッシュタイマ、５はこのリフレッシュタイマ４が
タイムアウトされるとリフレッシュを行う制御回路、６
はリフレッシュ回路、Ｔは制御回路５の出力によって制
御されるバスアーとり、８はメモリ、９は一定値発生回
路、１０はこの一定値発生回路９の出力とコンパレータ
３の出力を入力とし一定値以上アドレスかはなれたかを
調べるコンパレータで、こノコンパレータ１０の出力は
リフレッシュタイマ４に供給されるように構成されてい
る。
は以前のアドレスを記憶しておくためのラッチ回路、３
はマイクロプロセッサ１のアドレス信号とその前に出力
されたラッチ回路２の出力アドレス信号とを比較する回
路であるコンパレータ、４は間隔を伸ばすことのできる
リフレッシュタイマ、５はこのリフレッシュタイマ４が
タイムアウトされるとリフレッシュを行う制御回路、６
はリフレッシュ回路、Ｔは制御回路５の出力によって制
御されるバスアーとり、８はメモリ、９は一定値発生回
路、１０はこの一定値発生回路９の出力とコンパレータ
３の出力を入力とし一定値以上アドレスかはなれたかを
調べるコンパレータで、こノコンパレータ１０の出力は
リフレッシュタイマ４に供給されるように構成されてい
る。
つぎにこの図に示す実施例の動作を説明する。
マス、マイクロプロセッサ１はパスアービタγを通して
メモリ８にアクセスを行なっている。また、ラッチ回路
２はマイクロプロセッサ１が命令フェッチのために出し
ているアドレスを常にラッチしている。
メモリ８にアクセスを行なっている。また、ラッチ回路
２はマイクロプロセッサ１が命令フェッチのために出し
ているアドレスを常にラッチしている。
つぎに、新しく命令をフェッチする毎にそのアドレスと
ラッチ回路２の出力アドレスをコンパレータ３で比較し
てアドレスがいくつ進んだかを検出スる。そして、コン
パレータ１０でコンパレータ３の出力と一定値発生回路
９の出力との差を比較し、一定値以上進んだかあるいは
戻ったかを検出して分枝命令が実行されることを検出す
る。
ラッチ回路２の出力アドレスをコンパレータ３で比較し
てアドレスがいくつ進んだかを検出スる。そして、コン
パレータ１０でコンパレータ３の出力と一定値発生回路
９の出力との差を比較し、一定値以上進んだかあるいは
戻ったかを検出して分枝命令が実行されることを検出す
る。
つぎに、リフレッシュタイマ４がタイムアウトされると
制御回路５はリフレッシュを行うが、そのとき、上述し
た分枝命令が行なわれた直後ならば、リフレッシュタイ
マ４をタイムアウトせずに、間隔を伸ばす。
制御回路５はリフレッシュを行うが、そのとき、上述し
た分枝命令が行なわれた直後ならば、リフレッシュタイ
マ４をタイムアウトせずに、間隔を伸ばす。
このように、本発明は、分枝命令実行直後にリフレッシ
ュを行なわせず実行効率を上げることができる。
ュを行なわせず実行効率を上げることができる。
そして、メモリ８にリフレッシュを行う際、他のものが
メモリ８をアクセスしなければリフレッシュによる性能
低下は零（０）でおる。
メモリ８をアクセスしなければリフレッシュによる性能
低下は零（０）でおる。
ところが、リフレッシュ期間中に他のものがメモリ８を
アクセスしようとした場合、制御回路５はリフレッシュ
が終るまでそのアクセスを許さない念め、その待ち時間
の性能がおちる。この性能の劣化を最小限にするため今
まで一定期間毎にリフレッシュを行っていたのに対して
、他のメモリアクセスが発生しない可能性の高いときに
リフレッシュを行うようにする。
アクセスしようとした場合、制御回路５はリフレッシュ
が終るまでそのアクセスを許さない念め、その待ち時間
の性能がおちる。この性能の劣化を最小限にするため今
まで一定期間毎にリフレッシュを行っていたのに対して
、他のメモリアクセスが発生しない可能性の高いときに
リフレッシュを行うようにする。
そして、他のメモリアクセスがおこらない可能性が高い
ことを検出する手段は、マイクロプロセッサ１がパイプ
ライン処理を行っていることを利用して、分枝命令を実
行した直後は先取シ命令がクリアされて新しい命令アク
セスを行うのでリフレッシュと重なる可能性が高い。そ
こで、そういウトキにリフレッシュタイマ４がリフレッ
シュを要求したときは、一定時間リフレッシュを伸ばす
ことによってリフレッシュと他のメモリアクセスがぶつ
からない可能性を増やすことを利用する。
ことを検出する手段は、マイクロプロセッサ１がパイプ
ライン処理を行っていることを利用して、分枝命令を実
行した直後は先取シ命令がクリアされて新しい命令アク
セスを行うのでリフレッシュと重なる可能性が高い。そ
こで、そういウトキにリフレッシュタイマ４がリフレッ
シュを要求したときは、一定時間リフレッシュを伸ばす
ことによってリフレッシュと他のメモリアクセスがぶつ
からない可能性を増やすことを利用する。
そして、分枝命令が実行し友ことを検出するには、命令
フェッチアドレス線とその前の命令フェツチア）” Ｌ
／ Ｘａ−と比較し、そのアドレスが一定間隔以上はな
れていることによって行うＣ〔発明の効果〕 以上説明したように、本発明によれは、マイクロプロセ
ッサの状態を監視しながらリフレッシュを行うことによ
り、リフレッシュの性能を上げることができ、また、分
枝命令実行直後にリフレッシュを行なわせず実行効率を
上げることができる効果がある。
フェッチアドレス線とその前の命令フェツチア）” Ｌ
／ Ｘａ−と比較し、そのアドレスが一定間隔以上はな
れていることによって行うＣ〔発明の効果〕 以上説明したように、本発明によれは、マイクロプロセ
ッサの状態を監視しながらリフレッシュを行うことによ
り、リフレッシュの性能を上げることができ、また、分
枝命令実行直後にリフレッシュを行なわせず実行効率を
上げることができる効果がある。
図は本発明の一実施例を示すブロック図である。
１・φｌ１１１マイクロプロセッサ、２＠・・・ラッチ
回路、３・・・・コンパレータ、４１１−＠・リフレッ
シュタイマ、５拳拳争・ｉ＃Ｉ 峙ＤＯｊＢ。 特許呂願人 日本電気株式会社
回路、３・・・・コンパレータ、４１１−＠・リフレッ
シュタイマ、５拳拳争・ｉ＃Ｉ 峙ＤＯｊＢ。 特許呂願人 日本電気株式会社
Claims (1)
- マイクロプロセッサのアドレス信号とその前に出力され
たラッチ回路の出力アドレス信号とを比較する回路と、
間隔を伸ばすことのできるリフレッシュタイマと、この
リフレッシュタイマがタイムアウトされるとリフレッシ
ュを行う制御回路とを備えてなることを特徴とするリフ
レッシュ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62140017A JPS63304497A (ja) | 1987-06-05 | 1987-06-05 | リフレツシユ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62140017A JPS63304497A (ja) | 1987-06-05 | 1987-06-05 | リフレツシユ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63304497A true JPS63304497A (ja) | 1988-12-12 |
Family
ID=15258999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62140017A Pending JPS63304497A (ja) | 1987-06-05 | 1987-06-05 | リフレツシユ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63304497A (ja) |
-
1987
- 1987-06-05 JP JP62140017A patent/JPS63304497A/ja active Pending
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