JPS63306592A - 信号発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリに関し、特に出力％１１レベルが
電源電圧以上であるＹスイッチを制御する信号発生回路
に関する。

〔従来の技術〕

従来、この種の出力％１１レベルが電源電圧以上になる
信号発生回路はダイナミック型ランダム・メモリ（以下
、ＤＲＡＭとする）のデジット線と、データ・バス線の
間に配置されるトランジスタ（以下、Ｙ−８Ｔｒとする
）の制御信号であるＹスイッチ・イネーブル（以下、Ｙ
８Ｂとする）Ｋ使用される事が多い。

以下、図面を用りてよシ詳細に説明する。第５図は１サ
イクル内に書き込み又は読み出しのみ可能ｆｋ　４　ｋ
’ｙ　）　ＲＡＭ４Ｆ）’ｌ＃レベルカ（Ｖｃｃ＋Ｖテ
）（Ｖｔ：ＰＥＴの閾値電圧で以下■〒とする）以上に
゛　なるＹ８Ｂの発生回路とＹスイッチ回路を示す回路
図である。第５図に於いてψｌ〜ψ３は活性信号、φＰ
はプリチャージ信号、ＳＡはセンス・アンプ。

Ｑｓ１〜Ｑ３ＬはＮチャンネル・トランジスタ（以下、
ＮｃｈＴｒとする）、Ｎ３１〜Ｎ３＠は接点基、　Ｉｌ
ｏ、１〜Ｉ１０４はデータ・バス線、ＤＬとＤＬはデジ
ッ）　ｍ、　Ｃｓｓ〜Ｃおはブート容量でＣｎはＹＳＥ
とＹｊＡの総容量と同一である。ＣＳ４〜Ｃｒｔはマス
ク上ＹＳＥとＶＯ線とのカップリング容量、　　Ｖｃｃ
は電源を表わす。第６図は第５図のタイミング図である
。

以下、第６図を用いて第５図の動作を説明する。

先ス、時刻ｔ４０で入力クロックＣＢが１０１レベルに
なり、チップが活性状態になり、時刻ｔ４１でプリチャ
ージ信号ψデが１０Ｉレベルになる。次に、時刻ｔ４２
で活性信号φ１がｓ１ｐレベルになるとＹ８Ｂの発生回
路が動作しＹＳＥとＹｊＡがＶｃｃＫ１節点Ｎｍカ（Ｖ
ｃｃ−ＶＴ）Ｋナル。時刻ｔ４３でφ２が％１ルベルに
なると節点Ｎ１４が％ＱＩレベルになり、ＹＳＥとＹｊ
Ａはハイ・フロートになる。時刻ｔ４４でψ３が１１１
レベルになると節点Ｎ３．はブート容量Ｃ，とＮｃｈ　
Ｔｖ　Ｑｓｌのセルフ・プートによ！６（ＶＣＣ＋２Ｖ
？）以上になり、ハイ・フロートのＹＳＥとＹｊＡは、
プート容！ｋＣ羽によって（Ｖｃｃ＋Ｖテ）以上になる
。時刻ｔ４５でライトクロックＷＥが％Ｏｌレベルにな
シ、時刻ｔ４６でデータバス線ｌ１０１〜ｌ１０４が司
〃レベルになる。この時、Ｃ３４の４倍がＹＳＥとＹｊ
Ａの総容量の１／３とすれば、カップリング容ｆｌｃｓ
４とＣ３６によシ、ハイ・フロートのＹｊＡとＹ８Ｂが
（Ｖｃｃ−４−Ｖｙ　）カラ電位降下シ（Ｖｃｃ　−Ｖ
Ｔ　）以下にすｂ、ＮｃｈＴｖ　Ｑｓｌ〜ＱＩＬの電流
能力は著しく低下し、センス・アンプｓｈの７リツプ・
フロップ（以下、ＦＯＰとする）を反転可能力電流能力
以下になるＮｃｈ　Ｔｖ　Ｑ、ｓＩ〜ＱｓＬの電流能力
がセンス・アンプの時刻ｔ４８で入力クロックＣＥが％
ＩＩレベルになると時刻ｔ４９で活性信号ψ１〜ψ３が
％Ｏ〃レベルになる。時刻ｔ４人でプリチャージ信号φ
Ｐが％１〃レベルになると、時刻ｔ４Ｂで、節点Ｎ３冨
が％１１レベルになりＹＳＥとＹｊＡは１０ルベルにな
シ、時刻ｔ４Ｃでデジット＠ＤＬ、　ＤＬ力！％１１レ
ベルになる。

〔発明が解決しようとする問題点〕

上述した従来の信号発生回路は、書き込み時第６図の時
刻ｔ４６でデータバス線ｌ１０１−Ｉ１０４が％（）ル
ベルになる時、第５図の０３４の４倍がＹＳＥとＹｊＡ
の総容量１／３とすればカップリング容量Ｃ舅、Ｃ寓に
より、ノーイ・フロートのＹｊＡとＹ８Ｅカ（ｖＣＣ＋
ｖテ）カラ（ｖＣＣ＋ｖテ）ニナシ、Ｎｃｈ　′ｒｖＱ
＠＊〜Ｑｔｌ、の電流能力が低下してセンス・アンプの
ＦＯＰを反転できなく表るという欠点がある。

〔問題点を解決するための手段〕

本発明の信号発生回路は書き込み時、データ・パスｆｉ
Ｉ１０．Ｉ１０の一方が％ＯＩレベルになった後、信号
発生回路の出力を（ＶＣＣ＋ＶＴ）にする手段を有して
いる。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図唸本発明の一実施例の回路図であり、第２図は第
１図のタイミング図である。第１図に於イテ、Ｑｕ〜Ｑ
ｔｍはＮｃｈ’ｌ［’ｖ、　Ｎ！菫〜Ｎ、、−は節点基
・Ｃ，、ＸＣ，−はフート容量でＣ１ｓとＣｔＳはＹＳ
ＥとＹｊＡの総容量と同一である。ＣＩ？〜ｃｔｔｏは
Ｙ８ＢとデータバスＭＩ／旧〜ｌ１０４の各々のカップ
リング容量、ψ１〜φ３は活性信号、ψＰはプリチャー
ジ信号、Ｏ１１〜ｔｐＷ４はＷｒｉｔ６活性信号、ＤＬ
、ＤＬはデジット線、ＳＡはセンス・アンプ、ｌ１０１
〜ｌ１０４はデータバス線。

ＹＳＥはＹスイッチ制御信号、ＶｃｃｉｉＳＩｌ源端子
である。

以下、第２図のタイミング図を参照して第１図の動作を
説明する。

先ず時刻ｔ２０で入力するクロックＣＢが％ＱＩレベル
に′＆り、チップが活性状態になる。時刻ｔ２１でプリ
チャージ信号ψＰが１０１レベルになる。時刻ｔ２２で
活性信号ψｌが１１ルベルになると、Ｙ８Ｈの発生回路
が動作してＹＳＥとＹｊＡがＶｃｃに、節点Ｎ１１ｉが
（Ｖｃｃ−ＶりＫなる。時刻ｔ２３で活性信号ψ鵞が１
１１レベルになると、節点Ｎ１４が％Ｏｆレベルになシ
Ｎｃｈ　Ｔｖ　Ｑ！、とＱ！１１はＯＦＦ状態になり、
ＹＳＥとＹｊＡはハイ・フロート状態になる。時刻ｔ２
４で活性信号ψＳが％１１レベルになると、プート容量
Ｃ１２とＮｃｈＴｖ　Ｑｔｓのセルフ・プート容量によ
り節点Ｎ、６は（Ｖｃｃ　＋２ＶＴ　）　以上Ｋ　す’
）、ＹＳＥとＹｊＡはフート容量Ｃ１５ｔＩＣより（Ｖ
ｃｃ＋Ｖ？　）以上になる。次に、時刻る。時刻ｔ２６
でψＷ、が％１ルベルになると、節点Ｎ　Ｉｌｍが’Ｖ
ｃｃになシ、節点Ｎ１１６が（Ｖｃｃ−４−Ｖｔ）にな
シ、ＹＳＥ　トＹｊＡハＶｃｃ　Ｋナル。ｊのため時刻
ｔ２７でｌ１０１〜ｌ１０４が１０ルベルになると、　
カップリング容量ＣＩ？の４倍がＹＳＥとＹｊＡの総容
量の１／３とすればカップリング容量Ｃ１７とＣｌｓ　
ＫよるＹＳＥとＹｊＡの電位降下はＶｃｃで抑えされる
。しかし、１ｊＪ（ｈ　Ｔｖ　Ｑ１ｍ〜Ｑｔｓｓの電流
能力が低下してセンス・アンプ８ＡのＦ／Ｆを充分に反
転できな（なシ、８ＡのＦ／Ｆの電流能力に対しｓ　Ｎ
ｃｈ　’ｌ’ｖ　Ｑｔｓｓ−Ｑｔｓのそれを約２／３と
すればデジット線ＤＬ、ＤＬは３１５Ｖｃｃ、　２１５
Ｖｃｃとナル。

時刻ｔ２８で＄ｚが％１ルベルになると節点Ｎ１１ｌが
％Ｏｌレベルになシ、Ｎｃｈ　Ｔｖ　ＱＢ　＋　Ｑｔｒ
ｒがＯＦＦ　して、節点Ｎ１１ｍがハイ・フロートに＆
シ、節点Ｎｌ鳳４はαｃｃ−Ｖ丁）Ｋなる。時刻ｔ２９
でψＷ３が％１１レベルになると、節点Ｎ１１４はプー
ト容量Ｃ１，とＮｃｈ　Ｔｖ　Ｑｓｓｔ　ｆ）　−ｋ　
／ｌ／フ・プート容量によって（Ｖｃｃ＋２Ｖ？）以上
［ｆｋシ節点Ｎ　ＩＩｇ　及ヒ’Ｙ８　Ｅ、　ＹｊＡ　
ハ（Ｖｃｃ＋Ｖテ）　以上Ｋ　’ｌｋ　’）、時刻ｔ２
Ａでデジット＠ＤＬをＯｖ、　ＤＬｌ）ＶＣ’（１！　
Ｋテきる。

％ＯＩレベルになシ、時刻ｔ２Ｄでプリチャージ信号ψ
Ｐが％ＩＩレベルになシ、時刻ｔ２ＥでＹＳＥとＹｊＡ
ｆ）１％　Ｑ　’　Ｌ／へ＃に、　　Ｉｌｏ　１〜Ｉ１
０４　、　ＤＬ　カ’　ｌ　Ｉ　Ｖヘルになる。

第３図は本発明の他の実施例の回路図であシ、０Ｍ０８
回路の実施例である。第３図に於いてｈ　Ｑｓｔ〜Ｑｕ
はＰチャンネル・トランジスタ（以下、Ｐｃｈヤとする
）　、　Ｑｕ＝　ＱｍはＮｃｈ、　Ｔｒ、　Ｃｌ１ｌ〜
０５４はプート容量＊　　Ｃ８１”−Ｃ５Ｉはｌ１０１
〜ｌ１０４の各データバスとＹＳＥとのカッ・プリング
容量、　　Ｖｃｃは電源。

Ｎｓ１〜Ｎ、１４は節点名、他は実施例ＩＫ準する。第
１゜２図の一実施例との相違点ａＹ８Ｅと節点ＮｕのＣ
ＭＯ８のインバータ２段とＮｃｈ　Ｔｒ　ＱＭ、　Ｑｓ
ａとＱｓ１ｓ＋Ｑｓｌ・で構成されるトランスファー回
路であシ、ここで社相違点の動作のみ説明する。

以下、第４図のタイミング図を参照して第３図の動作を
説明する。

先ず１時刻ｔ６０で入力クロックＣＢが％□ｌレベルと
なるチップが動作して時刻ｔ６２で活性信号φ！がゝ１
１レベルにな’）　、Ｉｉｆ点Ｎｏが’］’レベルにな
る。この時石が％１１レベルでＮｃｈ　Ｔｒ　ＱｇがＯ
ＮＬ”（イルタＪ６ＹｓＢトＹｊＡカＶｃｃニＪＪ）、
節点Ｎ、＃”（Ｖｃｃ−Ｖｔ）Ｋｅル。時刻ｔ６３”ｔ
’φ雪＄％ＱＩレヘｓｐになるとＮｃｈ　Ｔｒ　Ｑｇが
ＯＦＦ　Ｌ、ＹＳＥとＹｊＡはハイ・フロートになる。

時刻ｔ６４でψ３が％１１レベルになるとプート容量Ｃ
ＨＩとＮＣｈ　Ｔｒ　Ｑ、、、のセルフ・プート容量で
節点Ｎｓａ　カ（Ｖｃｃ＋　２ＶＴ　）　以上Ｋ　す’
）　、７’−）容量Ｃｓ５ＫヨリＹＳＥ　トＹｊＡｔｉ
　（Ｖｃｃ＋ｖＴ）　以上トｆｋる。時刻ｔ６５でＷＥ
が％Ｏｌレベルになると書き込み５系の回路が活性され
る。時刻１６６でφＷ１が％１１レベルになると、節点
Ｎ、がＶｃｃになる。この時ψＷ２が％１１レベルのた
め、Ｎｃｈ　Ｔｒ　ＱＩｓ１＠がＯＮしておシ節点Ｎ５
１１−１ｔＺ　Ｖｃｃ　Ｋ、節点Ｎｓｔｇカ（Ｖｃｃ＋
Ｖｔ　）以上ニナリ、ＹＳＥ　トＹｊＡ社Ｖｃｃｆ安定
ｆル。時刻ｔ６８−ｔ’φＷ２　ｆ）１％０＃レベル、
φＷ２が１１＃レベルになると、節点ＮＳＩが％ＯＮレ
ベルになりｌ’Ｊｃｈ　Ｔｒ　Ｑ５ｔｓが０ＦＦＬ、節
点Ｎ、、ＹＳＥ、ＹｊＡはハイ・フロートになる。時刻
ｔ６９で−３が％１１レベルになると、節点Ｎｉｌ・が
プート容量Ｃ，ｓとＮｃｈ　Ｔｒ　Ｑ□會のセルフ・プ
ートによって（Ｖｃｃ＋２ＶＴ　）以上１’Ｃすり、ツ
ー　）　容ｔＣｓｎ　Ｋ　ヨＯＹ：。

節点Ｎｕ、　ＹＳＥ、　ＹｊＡｉｔ　（Ｖｃｃ＋Ｖ？）
　Ｋ　ｆｋ　ル。時刻ｔ６ＣでφｌとφＷ１が％ＯＩレ
ベルになると節点Ｎ罰。

Ｎ、が％□ｌレベルＫｌ）、八と１”！　”ＩＩＥ　’
　０　’　Ｌ／　ヘＡ／　Ｋなると、Ｎｃｈ　Ｔｒ　Ｑ
錦とＱｓｓ・がＯＮするため節点Ｎ工。

ＹＳＥ、　ＹｊＡは’　Ｑ　＃　Ｖ　ヘルになる。

〔発明の効果〕

以上説明したように１本発明は、書き込み時データ・パ
ス線とＹＳＥとのカップリング容量によ１）ハイ−７Ｇ
ｌ−）ノＹ８ＥとＹｊＡが（Ｖｃｃ　−Ｖｙ　）　Ｋな
シ、デジット線に書き込みデータを書けなくなる状態に
ある時、ライトクロックＷＦ’に同期した内部り四ツク
φＷ１〜φＷ４によ＃）Ｙスイッチの制御信号Ｙ８Ｎ　
、２ｍ　ＹｊＡを（ＶＣＣ−１−Ｖ？　）　以上Ｋｆ６
事Ｋ　ヨ？）、デジット線を書き込みデータのＯｖ又は
ｖｃｃＫする事ができる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の回路図、第２図は第１図の
タイミング図、第３図は本発明の他の実施例の回路図、
第４図の第３図のタイミング図、禦５図は従来例の回路
図、第６図は第５図のタイミング図である。 Ｑｕ〜Ｑｔｍ＋　Ｑａｔ〜Ｑｓ”、Ｑ５ｇ−Ｑ５Ｂ−・
・・・・ＮｃｈＴｒ　５Ｑｓ１ｘＱ５４′−−−−−Ｐ
ｃｈＴｒ　％　Ｎｌｔ−Ｎｌ１ｌ　Ｎｓｔ〜Ｎａｓ、　
Ｎｓｓ〜Ｎ１１１４”””節点基、Ｃ１１〜ＣＩ＠　＊
　０３１〜ＣＤ＋　Ｃｓ、””Ｃ＄４チャージ信号、Ｙ
ＳＥ・・・・・・Ｙスイッチの制御信号、ＤＬ、ＤＬ・
・・・・・デジット線、ｌ１０１〜Ｉ１０４　（Ｉｌｏ
　１〜ｌ１０４）・・・・・・データバス線、８Ａ・・
・・・・センス・アンプ、Ｃｌ７〜Ｃ１１（Ｉｓ　Ｃ８
４”−ＣＭ＋　Ｃｌ１ｌ””　８１　””　””　ＹＳ
Ｅとデータバス線とのカップリング容量、−〜を一９１
４６〜’４Ｃ＋　ｔ、〜−ト・・・・・時刻。 代理人　弁理士　　内　原　　　晋　　　。 Ｉｆｉｌ喜家１５５車冨ｄ函櫓ｏ１ｇ　　蟇Ｓ　専科　
− Ｑ匂 （、＋（Ｊ ＞シ

Claims (1)

1. 【特許請求の範囲】 半導体メモリの信号発生回路に於いて、＠ＷＥ＠に同期
   して前記半導体メモリ内部で発生するクロックによって
   第１の節点をライト時に電源電位に、ライト以外の時に
   接地電位にする第１の手段と、前記ＷＥに同期して前記
   メモリ内部で発生するクロックによって前記第１の接点
   を電源電圧以上にする第２の手段と、ソースを前記第１
   の節点に、ドレインを前記信号発生回路の出力に、ゲー
   トを前記＠ＷＥ＠に同期して前記メモリ内部で発生する
   クロックでライト時に“１”レベル、ライト時以外は“
   ０”レベルとなる第３の手段に接続した トランジスタで構成される回路群と を含み、出力“１”レベルが電源電圧以上になることを
   特徴とする信号発生回路。