JPH0799626B2 - 信号発生回路 - Google Patents
信号発生回路Info
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- JPH0799626B2 JPH0799626B2 JP62143607A JP14360787A JPH0799626B2 JP H0799626 B2 JPH0799626 B2 JP H0799626B2 JP 62143607 A JP62143607 A JP 62143607A JP 14360787 A JP14360787 A JP 14360787A JP H0799626 B2 JPH0799626 B2 JP H0799626B2
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Links
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 title description 4
- 238000010586 diagram Methods 0.000 description 11
- 230000004913 activation Effects 0.000 description 8
- 230000008878 coupling Effects 0.000 description 8
- 238000010168 coupling process Methods 0.000 description 8
- 238000005859 coupling reaction Methods 0.000 description 8
- 239000003990 capacitor Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリに関し、特に出力“1"レベルが電
源電圧以上であるＹスイッチを制御する信号発生回路に
関する。
源電圧以上であるＹスイッチを制御する信号発生回路に
関する。
従来、この種の出力“1"レベルが電源電圧以上になる信
号発生回路はダイナミック型ランダム・メモリ（以下、
DRAMとする）のデジット線と、データ・バス線の間に配
置されるトランジスタ（以下、Ｙ−STrとする）の制御
信号であるＹスイッチ・イネーブル（以下、YSEとす
る）に使用される事が多い。
号発生回路はダイナミック型ランダム・メモリ（以下、
DRAMとする）のデジット線と、データ・バス線の間に配
置されるトランジスタ（以下、Ｙ−STrとする）の制御
信号であるＹスイッチ・イネーブル（以下、YSEとす
る）に使用される事が多い。
以下、図面を用いてより詳細に説明する。第５図は１サ
イクル内に書き込み又は読み出しのみ可能な４ビットRA
Mの“1"レベルが（VCC＋VT）（VT:FETの閾値電圧で以下
VTとする）以上になるYSEの発生回路とＹスイッチ回路
を示す回路図である。第５図に於いてψ1〜ψ3は活性信
号、ψPはプリチャージ信号、SAはセンス・アンプ、Q31
〜Q3LはＮチャンネル・トランジスタ（以下、NchTrとす
る）、N31〜N38は接点名,I/0.1〜I/04はデータ・バス
線,DLと▲▼はデジット線，C31〜C33はブート容量
でC33はYSEとYjAの総容量と同一である。C34〜C37はマ
スク上YSEとI/0線とのカップリング容量，VCCは電源を
表わす。第６図は第５図のタイミング図である。
イクル内に書き込み又は読み出しのみ可能な４ビットRA
Mの“1"レベルが（VCC＋VT）（VT:FETの閾値電圧で以下
VTとする）以上になるYSEの発生回路とＹスイッチ回路
を示す回路図である。第５図に於いてψ1〜ψ3は活性信
号、ψPはプリチャージ信号、SAはセンス・アンプ、Q31
〜Q3LはＮチャンネル・トランジスタ（以下、NchTrとす
る）、N31〜N38は接点名,I/0.1〜I/04はデータ・バス
線,DLと▲▼はデジット線，C31〜C33はブート容量
でC33はYSEとYjAの総容量と同一である。C34〜C37はマ
スク上YSEとI/0線とのカップリング容量，VCCは電源を
表わす。第６図は第５図のタイミング図である。
以下、第６図を用いて第５図の動作を説明する。
先ず、時刻t40で入力クロック▲▼が“0"レベルに
なり、チップが活性状態になり、時刻t41でプリチャー
ジ信号ψPが“0"レベルになる。次に、時刻t42で活性信
号ψ1が“1"レベルになるとYSEの発生回路が動作しYSE
とYjAがVCCに、節点N35が（VCC−VT）になる。時刻t43
でψ2が“1"レベルになると節点N34が“0"レベルにな
り、YSEとYjAはハイ・フロートになる。時刻t44でψ3が
“1"レベルになると節点N35はブート容量C32とNchTVQ3E
のセルフ・ブートにより（VCC＋２VT）以上になり、ハ
イ・フロートのYSEとYjAは、ブート容量C33によって（V
CC＋VT）以上になる。時刻t45でライトクロック▲
▼が“0"レベルになり、時刻t46でデータバス線I/01〜I
/04が“0"レベルになる。この時、C34の４倍がYSEとYjA
の総容量の1/3とすれば、カップリング容量C34とC36に
より、ハイ・フロートのYjAとYSEが（VCC＋VT）から電
位降下し（VCC−VT）以下になり、NchTVQ3I〜Q3Lの電流
能力は著しく低下し、センス・アンプSAのフリップ・フ
ロップ（以下、F/Fとする）を反転可能な電流能力以下
になるNchTVQ3I〜Q3Lの電流能力がセンス・アンプのF/F
の1/2とすると、デジット線DL,▲▼の電位はそれぞ
れ2/3VCC，YCC/3に遷移する。次に、時刻t48で入力クロ
ック▲▼が“1"レベルになると時刻t49で活性信号
ψ1〜ψ3が“0"レベルになる。時刻t4Aでプリチャージ
信号ψPが“1"レベルになると、時刻t4Bで、節点N32が
“1"レベルになりYSEとYjAは“0"レベルになり、時刻t4
Cでデジット線DL,▲▼が“1"レベルになる。
なり、チップが活性状態になり、時刻t41でプリチャー
ジ信号ψPが“0"レベルになる。次に、時刻t42で活性信
号ψ1が“1"レベルになるとYSEの発生回路が動作しYSE
とYjAがVCCに、節点N35が（VCC−VT）になる。時刻t43
でψ2が“1"レベルになると節点N34が“0"レベルにな
り、YSEとYjAはハイ・フロートになる。時刻t44でψ3が
“1"レベルになると節点N35はブート容量C32とNchTVQ3E
のセルフ・ブートにより（VCC＋２VT）以上になり、ハ
イ・フロートのYSEとYjAは、ブート容量C33によって（V
CC＋VT）以上になる。時刻t45でライトクロック▲
▼が“0"レベルになり、時刻t46でデータバス線I/01〜I
/04が“0"レベルになる。この時、C34の４倍がYSEとYjA
の総容量の1/3とすれば、カップリング容量C34とC36に
より、ハイ・フロートのYjAとYSEが（VCC＋VT）から電
位降下し（VCC−VT）以下になり、NchTVQ3I〜Q3Lの電流
能力は著しく低下し、センス・アンプSAのフリップ・フ
ロップ（以下、F/Fとする）を反転可能な電流能力以下
になるNchTVQ3I〜Q3Lの電流能力がセンス・アンプのF/F
の1/2とすると、デジット線DL,▲▼の電位はそれぞ
れ2/3VCC，YCC/3に遷移する。次に、時刻t48で入力クロ
ック▲▼が“1"レベルになると時刻t49で活性信号
ψ1〜ψ3が“0"レベルになる。時刻t4Aでプリチャージ
信号ψPが“1"レベルになると、時刻t4Bで、節点N32が
“1"レベルになりYSEとYjAは“0"レベルになり、時刻t4
Cでデジット線DL,▲▼が“1"レベルになる。
上述した従来の信号発生回路は、書き込み時第６図の時
刻t46でデータバス線I/01〜I/04が“0"レベルになる
時、第５図のC34の４倍がYSEとYjAの総容量1/3とすれば
カップリング容量C34，C36により、ハイ・フロートのYj
AとYSEが（VCC＋VT）から（VCC−VT）になり、NchTVQ3I
〜Q3Lの電流能力が低下してセンス・アンプのF/Fを反転
できなくなるという欠点がある。
刻t46でデータバス線I/01〜I/04が“0"レベルになる
時、第５図のC34の４倍がYSEとYjAの総容量1/3とすれば
カップリング容量C34，C36により、ハイ・フロートのYj
AとYSEが（VCC＋VT）から（VCC−VT）になり、NchTVQ3I
〜Q3Lの電流能力が低下してセンス・アンプのF/Fを反転
できなくなるという欠点がある。
本発明の信号発生回路は、ディジット線対と、前記ディ
ジット線対に接続されたセンスアンプと、データバス線
対と、前記データバス線対と前記センスアンプとの間に
接続されゲートが出力端に接続されたトランジスタとを
有するＹスイッチ回路に出力端を介して電源電位以上の
電位を供給する信号供給回路において、活性化信号に応
答して前記出力端子を電源電位以上の電位とし前記トラ
ンジスタを導通させる第１の手段と、前記第１の出力端
を電源電位以上の電位とした後に既にプリチャージされ
た前記データバス線対にデータを供給するデータ供給手
段と、前記データバス線対にデータが供給された後に前
記出力端を再度電源電位以上の電位とする第２の手段と
を備え、前記データ供給手段によりデータバスにデータ
が供給されることによって低下した前記出力端の電位を
前記第２の手段によって再度電源電位以上の電位にし前
記トランジスタのゲートに電源電位以上の電位を供給す
ることによって前記トランジスタの電流能力を高めるこ
とを特徴とする。
ジット線対に接続されたセンスアンプと、データバス線
対と、前記データバス線対と前記センスアンプとの間に
接続されゲートが出力端に接続されたトランジスタとを
有するＹスイッチ回路に出力端を介して電源電位以上の
電位を供給する信号供給回路において、活性化信号に応
答して前記出力端子を電源電位以上の電位とし前記トラ
ンジスタを導通させる第１の手段と、前記第１の出力端
を電源電位以上の電位とした後に既にプリチャージされ
た前記データバス線対にデータを供給するデータ供給手
段と、前記データバス線対にデータが供給された後に前
記出力端を再度電源電位以上の電位とする第２の手段と
を備え、前記データ供給手段によりデータバスにデータ
が供給されることによって低下した前記出力端の電位を
前記第２の手段によって再度電源電位以上の電位にし前
記トランジスタのゲートに電源電位以上の電位を供給す
ることによって前記トランジスタの電流能力を高めるこ
とを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図であり、第２図は第
１図のタイミング図である。第１図に於いて、Q11〜Q
139はNchTV，N11〜N118は節点名，C11〜C16ブート容量
でC13とC16はYSEとYjAの総容量と同一である。C17〜C
110はYSEとデータバス線I/01〜I/04の各々のカップリン
グ容量、ψ1〜ψ3は活性信号，ψPはプリチャージ信
号，ψW1〜ψW4はWrite活性信号,DL,▲▼はデジッ
ト線,SAはセンス・アンプ,I/01〜I/04はデータバス線,Y
SEはＹスイッチ制御信号，VCCは電源端子である。
１図のタイミング図である。第１図に於いて、Q11〜Q
139はNchTV，N11〜N118は節点名，C11〜C16ブート容量
でC13とC16はYSEとYjAの総容量と同一である。C17〜C
110はYSEとデータバス線I/01〜I/04の各々のカップリン
グ容量、ψ1〜ψ3は活性信号，ψPはプリチャージ信
号，ψW1〜ψW4はWrite活性信号,DL,▲▼はデジッ
ト線,SAはセンス・アンプ,I/01〜I/04はデータバス線,Y
SEはＹスイッチ制御信号，VCCは電源端子である。
以下、第２図のタイミング図を参照して第１図の動作を
説明する。
説明する。
先ず時刻t20で入力するクロック▲▼が“0"レベル
になり、チップが活性状態になる。時刻t21でプリチャ
ージ信号ψPが“0"レベルになる。時刻t22で活性信号ψ
1が“1"レベルになると、YSEの発生回路が動作してYSE
とYjAがVCCに、節点N16が（VCC−VT）になる。時刻t23
で活性信号ψ2が“1"レベルになると、節点N14が“0"レ
ベルになりNchTVQ19とQ111はOFF状態になり、YSEとYjA
はハイ・フロート状態となる。時刻t24で活性信号ψ3が
“1"レベルになると、ブート容量C12とNchTVQ15のセル
フ・ブート容量により節点N16は（VCC＋２VT）以上にな
り、YSEとYjAはブート容量C13により（VCC＋VT）以上に
なる。次に、時刻t25で▲▼が“0"レベルになり、
書き込みモードになる。時刻t26でψW1が“1"レベルに
なると、節点N113がVCCになり、節点N116が（VCC＋VT）
になり、YSEとYjAはVCCになる。このため時刻t27でI/01
〜I/04が“0"レベルになると、カップリング容量C17の
４倍がYSEとYjAの総容量の1/3とすればカップリング容
量C17とC19によるYSEとYjAの電位降下はVCCで抑えされ
る。しかし、NchTVQ136〜Q139の電流能力が低下してセ
ンス・アンプSAのF/Fを充分に反転できなくなり、SAのF
/Fの電流能力に対し、NchTVQ136〜Q139のそれを約2/3と
すればデジット線DL,▲▼は3/5VCC,2/5VCCとなる。
になり、チップが活性状態になる。時刻t21でプリチャ
ージ信号ψPが“0"レベルになる。時刻t22で活性信号ψ
1が“1"レベルになると、YSEの発生回路が動作してYSE
とYjAがVCCに、節点N16が（VCC−VT）になる。時刻t23
で活性信号ψ2が“1"レベルになると、節点N14が“0"レ
ベルになりNchTVQ19とQ111はOFF状態になり、YSEとYjA
はハイ・フロート状態となる。時刻t24で活性信号ψ3が
“1"レベルになると、ブート容量C12とNchTVQ15のセル
フ・ブート容量により節点N16は（VCC＋２VT）以上にな
り、YSEとYjAはブート容量C13により（VCC＋VT）以上に
なる。次に、時刻t25で▲▼が“0"レベルになり、
書き込みモードになる。時刻t26でψW1が“1"レベルに
なると、節点N113がVCCになり、節点N116が（VCC＋VT）
になり、YSEとYjAはVCCになる。このため時刻t27でI/01
〜I/04が“0"レベルになると、カップリング容量C17の
４倍がYSEとYjAの総容量の1/3とすればカップリング容
量C17とC19によるYSEとYjAの電位降下はVCCで抑えされ
る。しかし、NchTVQ136〜Q139の電流能力が低下してセ
ンス・アンプSAのF/Fを充分に反転できなくなり、SAのF
/Fの電流能力に対し、NchTVQ136〜Q139のそれを約2/3と
すればデジット線DL,▲▼は3/5VCC,2/5VCCとなる。
時刻t28でψW2が“1"レベルになると節点N111が“0"レ
ベルになり、NchTVQ125，Q127がOFFして、節点N113がハ
イ・フロートになり、節点N114は（VCC−VT）になる。
時刻t29でψW3が“1"レベルになると、節点N114はブー
ト容量C15とNchTVQ131のセルフ・ブート容量によって
（VCC＋２VT）以上になり節点N113及びYSE,YjAは（VCC
＋VT）以上になり、時刻t2Aでデジット線DLをOV，▲
▼をVCCにできる。
ベルになり、NchTVQ125，Q127がOFFして、節点N113がハ
イ・フロートになり、節点N114は（VCC−VT）になる。
時刻t29でψW3が“1"レベルになると、節点N114はブー
ト容量C15とNchTVQ131のセルフ・ブート容量によって
（VCC＋２VT）以上になり節点N113及びYSE,YjAは（VCC
＋VT）以上になり、時刻t2Aでデジット線DLをOV，▲
▼をVCCにできる。
時刻t2Bで▲▼が“1"レベルになり、時刻t2Cで活性
信号ψ1〜ψWと書き込み活性信号ψW1〜ψW3が“0"レベ
ルになり、時刻t2Dでプリチャージ信号ψPが“1"レベル
になり、時刻t2EでYSEとYjAが“0"レベルに、I/01〜I0
4,DLが“1"レベルになる。
信号ψ1〜ψWと書き込み活性信号ψW1〜ψW3が“0"レベ
ルになり、時刻t2Dでプリチャージ信号ψPが“1"レベル
になり、時刻t2EでYSEとYjAが“0"レベルに、I/01〜I0
4,DLが“1"レベルになる。
第３図は本発明の他の実施例の回路図であり、CMOS回路
の実施例である。第３図に於いて、Q51〜Q54はＰチャン
ネル・トランジスタ（以下、PchTVとする），Q53〜Q528
はNch,Tr,C51〜C54はブート容量，C55〜C58はI/01〜I/0
4の各データバスとYSEとのカップリング容量，VCCは電
源，N51〜N514は節点名，他は実施例１に準ずる。第1,2
図の一実施例との相違点はYSEと節点N58のCMOSのインバ
ータ２段とNchTrQ57，Q58とQ515，Q516で構成されるト
ランスファー回路であり、ここでは相違点の動作のみ説
明する。
の実施例である。第３図に於いて、Q51〜Q54はＰチャン
ネル・トランジスタ（以下、PchTVとする），Q53〜Q528
はNch,Tr,C51〜C54はブート容量，C55〜C58はI/01〜I/0
4の各データバスとYSEとのカップリング容量，VCCは電
源，N51〜N514は節点名，他は実施例１に準ずる。第1,2
図の一実施例との相違点はYSEと節点N58のCMOSのインバ
ータ２段とNchTrQ57，Q58とQ515，Q516で構成されるト
ランスファー回路であり、ここでは相違点の動作のみ説
明する。
以下、第４図のタイミング図を参照して第３図の動作を
説明する。
説明する。
先ず、時刻t60で入力クロック▲▼が“0"レベルと
なるチップが動作して時刻t62で活性信号ψ1が“1"レベ
ルになり、節点N52が“1"レベルになる。この時▲
▼が“1"レベルでNchTrQ58がONしているためYSEとYjAが
VCCになり、節点N54が（VCC−VT）になる。時刻t63でψ
2が“0"レベルになるとNchTrQ58がOFFし、YSEとYjAはハ
イ・フロートになる。時刻t64でψ3が“1"レベルになる
とブート容量C51とNchTrQ511のセルフ・ブート容量で節
点N54が（VCC＋２VT）以上になり、ブート容量C52によ
りYSEとYjAは（VCC＋VT）以上となる。時刻t65で▲
▼が“0"レベルになると書き込み系の回路が活性され
る。時刻t66でψW1が“1"レベルになると、節点N57がV
CCになる。この時▲ ▼が“1"レベルのため、NchT
rQ516がONしており節点N58がVCCに、節点N512が（VCC＋
VT）以上になり、YSEとYjAはVCCで安定する。時刻t68で
▲ ▼が“0"レベル、ψW2が“1"レベルになると、
節点N59が“0"レベルになりNchTrQ516がOFFし、節点
N58,YSE,YjAはハイ・フロートになる。時刻t69でψW3が
“1"レベルになると、節点N510がブート容量C53とNchTr
Q519のセルフ・ブートによって（VCC＋２VT）以上にな
り、ブート容量C54によって節点N58,YSE,YjA（VCC＋
VT）になる。時刻t6Cでψ1とψW1が“0"レベルになると
節点N52，N57が“0"レベルになり、ψ2とψW2が“0"レ
ベルになると、NchTrQ58とQ516がONするため節点N58,YS
E,YjAは“0"レベルになる。
なるチップが動作して時刻t62で活性信号ψ1が“1"レベ
ルになり、節点N52が“1"レベルになる。この時▲
▼が“1"レベルでNchTrQ58がONしているためYSEとYjAが
VCCになり、節点N54が（VCC−VT）になる。時刻t63でψ
2が“0"レベルになるとNchTrQ58がOFFし、YSEとYjAはハ
イ・フロートになる。時刻t64でψ3が“1"レベルになる
とブート容量C51とNchTrQ511のセルフ・ブート容量で節
点N54が（VCC＋２VT）以上になり、ブート容量C52によ
りYSEとYjAは（VCC＋VT）以上となる。時刻t65で▲
▼が“0"レベルになると書き込み系の回路が活性され
る。時刻t66でψW1が“1"レベルになると、節点N57がV
CCになる。この時▲ ▼が“1"レベルのため、NchT
rQ516がONしており節点N58がVCCに、節点N512が（VCC＋
VT）以上になり、YSEとYjAはVCCで安定する。時刻t68で
▲ ▼が“0"レベル、ψW2が“1"レベルになると、
節点N59が“0"レベルになりNchTrQ516がOFFし、節点
N58,YSE,YjAはハイ・フロートになる。時刻t69でψW3が
“1"レベルになると、節点N510がブート容量C53とNchTr
Q519のセルフ・ブートによって（VCC＋２VT）以上にな
り、ブート容量C54によって節点N58,YSE,YjA（VCC＋
VT）になる。時刻t6Cでψ1とψW1が“0"レベルになると
節点N52，N57が“0"レベルになり、ψ2とψW2が“0"レ
ベルになると、NchTrQ58とQ516がONするため節点N58,YS
E,YjAは“0"レベルになる。
以上説明したように、本発明は書き込み時データ・バス
線とYSEとのカップリング容量によりハイ・フロートのY
SEとYjAが（VCC−VT）になり、デジット線に買い込みデ
ータを書けなくなる状態にある時、ライトクロック▲
▼に同期した内部クロックψW1〜ψW4によりＹスイッ
チの制御信号YSEとYjAを（VCC＋VT）以上にする事によ
り、デジット線を書き込みデータのOV又はVCCにする事
ができる効果がある。
線とYSEとのカップリング容量によりハイ・フロートのY
SEとYjAが（VCC−VT）になり、デジット線に買い込みデ
ータを書けなくなる状態にある時、ライトクロック▲
▼に同期した内部クロックψW1〜ψW4によりＹスイッ
チの制御信号YSEとYjAを（VCC＋VT）以上にする事によ
り、デジット線を書き込みデータのOV又はVCCにする事
ができる効果がある。
第１図は本発明の一実施例の回路図、第２図は第１図の
タイミング図、第３図は本発明の他の実施例の回路図、
第４図の第３図のタイミング図、第５図は従来例の回路
図、第６図は第５図のタイミング図である。 Q11〜Q139，Q31〜Q3L，Q55〜Q528……NchTr、Q51〜Q54
……PchTr、N11〜N118，N31〜N38，N51〜N514……節点
名、C11〜C16，C31〜C33，C51〜C54……ブート容量、V
CC……電源、ψ1〜ψ3……活性信号、ψW1〜ψW3……書
き込み活性信号、ψP……プリチャージ信号、YSE……Ｙ
スイッチの制御信号、DL,▲▼……デジット線、I/0
1〜I/04（▲▼〜▲▼……データバス
線、SA……センス・アンプ、C17〜C110，C34〜C37，C55
〜C58……YSEとデータバス線とのカップリング容量、t
20〜t2E，t40〜t4C，t60〜t6E……時刻。
タイミング図、第３図は本発明の他の実施例の回路図、
第４図の第３図のタイミング図、第５図は従来例の回路
図、第６図は第５図のタイミング図である。 Q11〜Q139，Q31〜Q3L，Q55〜Q528……NchTr、Q51〜Q54
……PchTr、N11〜N118，N31〜N38，N51〜N514……節点
名、C11〜C16，C31〜C33，C51〜C54……ブート容量、V
CC……電源、ψ1〜ψ3……活性信号、ψW1〜ψW3……書
き込み活性信号、ψP……プリチャージ信号、YSE……Ｙ
スイッチの制御信号、DL,▲▼……デジット線、I/0
1〜I/04（▲▼〜▲▼……データバス
線、SA……センス・アンプ、C17〜C110，C34〜C37，C55
〜C58……YSEとデータバス線とのカップリング容量、t
20〜t2E，t40〜t4C，t60〜t6E……時刻。
Claims (1)
- 【請求項１】ディジット線対と、前記ディジット線対に
接続されたセンスアンプと、データバス線対と、前記デ
ータバス線対と前記センスアンプとの間に接続されゲー
トが出力端に接続されたトランジスタとを有するＹスイ
ッチ回路に出力端を介して電源電位以上の電位を供給す
る信号供給回路において、活性化信号に応答して前記出
力端を電源電位以上の電位とし前記トランジスタを導通
させる第１の手段と、前記第１の出力端を電源電位以上
の電位とした後に既にプリチャージされた前記データバ
ス線対にデータを供給するデータ供給手段と、前記デー
タバス線対にデータが供給された後に前記出力端を再度
電源電位以上の電位とする第２の手段とを備え、前記デ
ータ供給手段によりデータバスにデータが供給されるこ
とによって低下した前記出力端の電位を前記第２の手段
によって再度電源電位以上の電位にし前記トランジスタ
のゲートに電源電位以上の電位を供給することによって
前記トランジスタの電流能力を高めることを特徴とする
信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62143607A JPH0799626B2 (ja) | 1987-06-08 | 1987-06-08 | 信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62143607A JPH0799626B2 (ja) | 1987-06-08 | 1987-06-08 | 信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63306592A JPS63306592A (ja) | 1988-12-14 |
| JPH0799626B2 true JPH0799626B2 (ja) | 1995-10-25 |
Family
ID=15342663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62143607A Expired - Lifetime JPH0799626B2 (ja) | 1987-06-08 | 1987-06-08 | 信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0799626B2 (ja) |
-
1987
- 1987-06-08 JP JP62143607A patent/JPH0799626B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63306592A (ja) | 1988-12-14 |
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