JPS63307511A - 過電流防止回路 - Google Patents
過電流防止回路Info
- Publication number
- JPS63307511A JPS63307511A JP14362587A JP14362587A JPS63307511A JP S63307511 A JPS63307511 A JP S63307511A JP 14362587 A JP14362587 A JP 14362587A JP 14362587 A JP14362587 A JP 14362587A JP S63307511 A JPS63307511 A JP S63307511A
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- JP
- Japan
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- overcurrent
- transistor
- output
- trq2
- bipolar
- Prior art date
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- Pending
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- Continuous-Control Power Sources That Use Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、電子機器等の電源として用いる定電圧発生
装置の過電流防止回路に関する。
装置の過電流防止回路に関する。
この発明は、定電圧発生装置において、出力の短絡等に
より過大な電流が流れた場合に、その出力電流を制限し
、過電流による素子の破壊を防止するものである。
より過大な電流が流れた場合に、その出力電流を制限し
、過電流による素子の破壊を防止するものである。
従来、ＭＯＳトランジスタで構成された定電圧発生装置
では、過電流検出トランジスタがＭＯＳトランジスタで
形成されていた。
では、過電流検出トランジスタがＭＯＳトランジスタで
形成されていた。
しかし、ＭＯＳトランジスタのしきい値電圧は、通常の
プロセスでは狙い値に対して±０．２Ｖ程度はバラツク
ため、過電流の検出精度が悪いという欠点があった。
プロセスでは狙い値に対して±０．２Ｖ程度はバラツク
ため、過電流の検出精度が悪いという欠点があった。
そこで、この発明は、従来の欠点を解決し、検出精度の
良い過電流防止回路を実現することを目的とする゛。
良い過電流防止回路を実現することを目的とする゛。
上記問題点を解決するために、この発明では、過電流検
出用トランジスタにバイポーラ（Ｂ ｉ ｐ）トランジ
スタを用いる。
出用トランジスタにバイポーラ（Ｂ ｉ ｐ）トランジ
スタを用いる。
Ｂｉｐミルトランジスタ■は、ベース領域の不純物濃度
によりほぼ決定され、−ａ的に、ＭＯＳトランジスタの
しきい値電圧のバラツキに比べ、ベース・エミッタ間電
圧Ｖ０のバラツキの方が小さい。従って、ＶｌＫのバラ
ツキの小さいＢｉｐミルトランジスタが、過電流の検出
精度が高くなる。
によりほぼ決定され、−ａ的に、ＭＯＳトランジスタの
しきい値電圧のバラツキに比べ、ベース・エミッタ間電
圧Ｖ０のバラツキの方が小さい。従って、ＶｌＫのバラ
ツキの小さいＢｉｐミルトランジスタが、過電流の検出
精度が高くなる。
又、この発明では、通電７Ｎ検出用のＢｔｐｔ−ランジ
スタをＭＯＳトランジスタと同一工程で作ることも特徴
としている。
スタをＭＯＳトランジスタと同一工程で作ることも特徴
としている。
以下に、この発明の実施例を、図面にもとすいて説明す
る。
る。
第１図に定電圧発生回路を示すが、１はコンパレータで
２で発生させる基準電圧と抵抗Ｒ１，Ｒ，により分圧さ
れた出力電圧とを比較し、出力電圧が常に一定の値とな
るように、出力トランジスタＱ４のゲート電圧を与える
ｅＱＩは過電流検出トランジスタＱ２がオンしたときに
出力トランジスタＱ４のゲート電圧をＶＩＮレベルに引
き上げ、Ｑ４の過電流を防止する。又、Ｒ，は通常動作
時Ｑ、のゲート電圧としてＶＩＮを与え、Ｑ、をオフさ
せるための抵抗である。
２で発生させる基準電圧と抵抗Ｒ１，Ｒ，により分圧さ
れた出力電圧とを比較し、出力電圧が常に一定の値とな
るように、出力トランジスタＱ４のゲート電圧を与える
ｅＱＩは過電流検出トランジスタＱ２がオンしたときに
出力トランジスタＱ４のゲート電圧をＶＩＮレベルに引
き上げ、Ｑ４の過電流を防止する。又、Ｒ，は通常動作
時Ｑ、のゲート電圧としてＶＩＮを与え、Ｑ、をオフさ
せるための抵抗である。
Ｑ３． ＲｘはＱ２と供に、この発明の主構成要素で過
電流検出回路を形成し、次の様に動作する。Ｑ、は出力
トランジスタＱ４と並列にＶＩＮ−Ｖ。Ｕ７間に接続さ
れたトランジスタで、Ｑ４に比べ１０分の１程度の電流
駆動能力を持つ、ここで、ＶＯＵアが何らかの原因でＧ
ＮＤに短絡されると、出力トランジスタＱ９に過大な電
流が流れ破壊する危険性がある。
電流検出回路を形成し、次の様に動作する。Ｑ、は出力
トランジスタＱ４と並列にＶＩＮ−Ｖ。Ｕ７間に接続さ
れたトランジスタで、Ｑ４に比べ１０分の１程度の電流
駆動能力を持つ、ここで、ＶＯＵアが何らかの原因でＧ
ＮＤに短絡されると、出力トランジスタＱ９に過大な電
流が流れ破壊する危険性がある。
この時、出力トランジスタＱ４と並列接続された０゜の
電流も増加し、抵抗Ｒ，の電圧降下がＢｉｐトランジス
タＱ２のＶ□より大きくなりＱ２がオンする。
電流も増加し、抵抗Ｒ，の電圧降下がＢｉｐトランジス
タＱ２のＶ□より大きくなりＱ２がオンする。
その結果、Ｑｌがオンとなり、出力トランジスタΩ。
のゲート電圧をＶＩＮに引き上げ、Ｑ、をオフさせる。
この様にして、出力の過電流が流れるのを防止するが、
Ｑ！のオンレベルのバラツキが過電流の検出精度に影響
を与える。従来、ＭＯ３Ｉ−ランジスクを用いた定電圧
発生装置では、Ｑ２にもＭＯＳトランジスタを用いてい
たため過電流の検出精度が悪かった。この発明では、Ｑ
、にＢｉｐトランジスタを用いることにより、従来より
も２倍以上の過電流の検出精度を高めることが可能とな
る。
Ｑ！のオンレベルのバラツキが過電流の検出精度に影響
を与える。従来、ＭＯ３Ｉ−ランジスクを用いた定電圧
発生装置では、Ｑ２にもＭＯＳトランジスタを用いてい
たため過電流の検出精度が悪かった。この発明では、Ｑ
、にＢｉｐトランジスタを用いることにより、従来より
も２倍以上の過電流の検出精度を高めることが可能とな
る。
第２図に、この発明に用いたＱ８の断面構造を示すが、
ベースのＰ−領域はＮＭＯ５のＰ ｗａｔｔと又、エ
ミッタ及びコレクタのＮ′領領域同じくＮＭＯ３のソー
ス及びドレインのＮｏ と同時に作ることができ、通常
のＣＭＯＳプロセスでＢｉｐトランジスタを実現できる
。
ベースのＰ−領域はＮＭＯ５のＰ ｗａｔｔと又、エ
ミッタ及びコレクタのＮ′領領域同じくＮＭＯ３のソー
ス及びドレインのＮｏ と同時に作ることができ、通常
のＣＭＯＳプロセスでＢｉｐトランジスタを実現できる
。
この発明は、以上説明したように、過電流検出トランジ
スタにバラツキの小さいＢｔｐトランジスタを用いるこ
とにより、過電流の検出精度を高くすると同時に、前記
Ｂｉｐミルトランジスタ常のＣＭＯＳプロセスで容易に
実現できるという効果がある。
スタにバラツキの小さいＢｔｐトランジスタを用いるこ
とにより、過電流の検出精度を高くすると同時に、前記
Ｂｉｐミルトランジスタ常のＣＭＯＳプロセスで容易に
実現できるという効果がある。
第１図は本発明の過電流防止回路図で、第２図はバイポ
ーラトランジスタ０□の断面図である。 ｌ・・・・・・コンパレータ ２・・・・・・基準電圧発生部 ＱＩ、Ｑ３＋ Ｑａ・・ＭＯＳ トラフ’；ス９Ｑ８
・・・・・ＢｉｐトランジスタＲ１−４・・・・・抵
抗 以上
ーラトランジスタ０□の断面図である。 ｌ・・・・・・コンパレータ ２・・・・・・基準電圧発生部 ＱＩ、Ｑ３＋ Ｑａ・・ＭＯＳ トラフ’；ス９Ｑ８
・・・・・ＢｉｐトランジスタＲ１−４・・・・・抵
抗 以上
Claims (2)
- （１）定電圧発生装置の出力に過大電流が流れた場合に
、前記定電圧発生装置を保護するために設けられた出力
電流制限回路において、過電流検出にバイポーラトラン
ジスタを用いたことを特徴とする過電流防止回路。 - （２）前記定電圧発生装置内の前記バイポーラトランジ
スタ以外のトランジスタをＭＯＳトランジスタで構成し
た特許請求の範囲第１項記載の過電流防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14362587A JPS63307511A (ja) | 1987-06-09 | 1987-06-09 | 過電流防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14362587A JPS63307511A (ja) | 1987-06-09 | 1987-06-09 | 過電流防止回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63307511A true JPS63307511A (ja) | 1988-12-15 |
Family
ID=15343104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14362587A Pending JPS63307511A (ja) | 1987-06-09 | 1987-06-09 | 過電流防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63307511A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02189608A (ja) * | 1989-01-18 | 1990-07-25 | Seiko Instr Inc | 電圧制御回路 |
| JP2002318625A (ja) * | 2001-04-19 | 2002-10-31 | Seiko Instruments Inc | 電圧制御回路 |
-
1987
- 1987-06-09 JP JP14362587A patent/JPS63307511A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02189608A (ja) * | 1989-01-18 | 1990-07-25 | Seiko Instr Inc | 電圧制御回路 |
| JP2002318625A (ja) * | 2001-04-19 | 2002-10-31 | Seiko Instruments Inc | 電圧制御回路 |
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