JPS63308363A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS63308363A JPS63308363A JP62144663A JP14466387A JPS63308363A JP S63308363 A JPS63308363 A JP S63308363A JP 62144663 A JP62144663 A JP 62144663A JP 14466387 A JP14466387 A JP 14466387A JP S63308363 A JPS63308363 A JP S63308363A
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- Japan
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- electrode
- semiconductor
- connecting section
- forming
- ohmic electrode
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- Junction Field-Effect Transistors (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置およびその製造方法に係り、特に
三次元的な構造を有する半導体装置およびその製造方法
に関する。
三次元的な構造を有する半導体装置およびその製造方法
に関する。
従来の技術
従来の装置として第２図に示すようなものがある。以下
５第３図ａ−ｙｆに示す従来の装置の製造方法を説明す
る。第３図ａに示すように１例えば半絶縁性ＧａＡｓ基
板３１上に例えばイオン注入とアニールにより形成した
Ｎ型半導体領域３２上に、蒸着と写真食刻、およびドラ
イエツチングなどの技術を用いて例えばｗ ｓ ｉ ｏ
、６のゲート３３を形成後、ゲート３３をマスクにオー
ミック領域となる＋ Ｎ 半導体領域３４を形成し、蒸着により例えばＧｏ、
！で構成されるオーミック電極３６を形成して、例えば
電界効果型トランジスタのような半導体素子ムを形成す
る。
５第３図ａ−ｙｆに示す従来の装置の製造方法を説明す
る。第３図ａに示すように１例えば半絶縁性ＧａＡｓ基
板３１上に例えばイオン注入とアニールにより形成した
Ｎ型半導体領域３２上に、蒸着と写真食刻、およびドラ
イエツチングなどの技術を用いて例えばｗ ｓ ｉ ｏ
、６のゲート３３を形成後、ゲート３３をマスクにオー
ミック領域となる＋ Ｎ 半導体領域３４を形成し、蒸着により例えばＧｏ、
！で構成されるオーミック電極３６を形成して、例えば
電界効果型トランジスタのような半導体素子ムを形成す
る。
次に、半導体素子ムを含むＧａｐｓ基板１上に。
第３図すに示すようにＧｅに比べＧａＡｓと反応しにく
くかつ絶縁性の高い例えが５ｒｌＦ２単結晶３６を分子
線エピタキシー（ＭＢＫ）法などにより、約２００人の
厚さで成長する。次に、第３図Ｃに示すように、半導体
基板上を覆うように５ｉ０２３７を形成した後、ＧａＡ
ｓと格子定数の近いＧｏをＭＢＫ法で約１μｍ、中間層
３８として積層する。積層直後のＧｅ中間層３８は多結
晶であるので、第３図ｄに示すように例えばＷによるキ
ャップ層３９を中間層３８上に蒸着後、例えば電子ビー
ムアニールで加熱することにより、５ｒＦ２３６を種と
して、ＳｉＯ□３Ｔ上のＨａともども、中間層３８を再
結晶化する。
くかつ絶縁性の高い例えが５ｒｌＦ２単結晶３６を分子
線エピタキシー（ＭＢＫ）法などにより、約２００人の
厚さで成長する。次に、第３図Ｃに示すように、半導体
基板上を覆うように５ｉ０２３７を形成した後、ＧａＡ
ｓと格子定数の近いＧｏをＭＢＫ法で約１μｍ、中間層
３８として積層する。積層直後のＧｅ中間層３８は多結
晶であるので、第３図ｄに示すように例えばＷによるキ
ャップ層３９を中間層３８上に蒸着後、例えば電子ビー
ムアニールで加熱することにより、５ｒＦ２３６を種と
して、ＳｉＯ□３Ｔ上のＨａともども、中間層３８を再
結晶化する。
次に％第３図ｅに示すように、キャップ層３９をドライ
エツチングなどにより除去した後、半絶縁性ＧａＡｓエ
ピタキシャル層４ｏを約１μｍ積層する。次に、第３図
ｅに示すように例えば、ドライエツチングにより、半絶
縁性ＧａＡｓエピタキシャル層４０及びＧｅ中間層３８
を部分的に開口して、半導体素子ムのオーミック領域上
に、選択的にＧ！ＬＡｓコンタクト層３１を成長する。
エツチングなどにより除去した後、半絶縁性ＧａＡｓエ
ピタキシャル層４ｏを約１μｍ積層する。次に、第３図
ｅに示すように例えば、ドライエツチングにより、半絶
縁性ＧａＡｓエピタキシャル層４０及びＧｅ中間層３８
を部分的に開口して、半導体素子ムのオーミック領域上
に、選択的にＧ！ＬＡｓコンタクト層３１を成長する。
最後に、第３図ｆに示すように、半導体素子ムと同様な
方法で、例えば電界効果型トランジスタのような。
方法で、例えば電界効果型トランジスタのような。
半導体素子Ｂを形成後、配線工程をへて、目的とする装
置を得る。
置を得る。
発明が解決しようとする問題点
ところで、このような従来の装置の構造及び製造方法か
らは次のような問題が生じる。第１に。
らは次のような問題が生じる。第１に。
Ｇｅ中間層３８の再結晶化のＷのキャップ層３９の除去
の際の表面の汚染やモホロジーの悪さが原因で、半絶縁
性ＧａＡ！ｌエピタキシャル層４ｏの表面に凹凸やグレ
インが発生する。このような凹凸やグレインは素子の特
性に悪影響を及ぼす。また、再結晶化の際、基板表面の
温度は、約８０ｏ℃まで上昇するので、同時に半絶縁性
ＧａＡｓ基板３１上に形成した半導体基板上も、熱によ
る歪で特性の劣化を伴う。従って素子特性の再現性が悪
く、ばらつきも多くなるという問題がある。第２に、最
終的に、第３図でいう半導体素子Ｂを形成するためのｅ
ａＡｓエピタキシャル層４ｏ全４ｏ工程としては、それ
までに、ＳｒＦ２単結晶２６の形成とＧｅ中間層３８の
積層とそれに伴うＷキャップ層３９の形成などが介在す
るところから、工程が複雑である。さらに、第３図ｅ及
びｆて示すように、半導体素子ムと、半導体素子Ｂを結
ぶコンタクト層４１の形成工程が必要であることからも
工程が複雑となる。
の際の表面の汚染やモホロジーの悪さが原因で、半絶縁
性ＧａＡ！ｌエピタキシャル層４ｏの表面に凹凸やグレ
インが発生する。このような凹凸やグレインは素子の特
性に悪影響を及ぼす。また、再結晶化の際、基板表面の
温度は、約８０ｏ℃まで上昇するので、同時に半絶縁性
ＧａＡｓ基板３１上に形成した半導体基板上も、熱によ
る歪で特性の劣化を伴う。従って素子特性の再現性が悪
く、ばらつきも多くなるという問題がある。第２に、最
終的に、第３図でいう半導体素子Ｂを形成するためのｅ
ａＡｓエピタキシャル層４ｏ全４ｏ工程としては、それ
までに、ＳｒＦ２単結晶２６の形成とＧｅ中間層３８の
積層とそれに伴うＷキャップ層３９の形成などが介在す
るところから、工程が複雑である。さらに、第３図ｅ及
びｆて示すように、半導体素子ムと、半導体素子Ｂを結
ぶコンタクト層４１の形成工程が必要であることからも
工程が複雑となる。
本発明の目的は、従来の装置のような複雑な工程を用い
ない簡略化された工程で、均一で信頼性のある高集積化
半導体装置を提供するものである。
ない簡略化された工程で、均一で信頼性のある高集積化
半導体装置を提供するものである。
問題点を解決するための手段
本発明は、第１の電気素子を構成する電極の結線部以外
の半導体基板領域上に、第２の電気素子を形成するエピ
タキシャル成長層を選択的に成長するようにした半導体
装置およびその製造方法を特徴とする。
の半導体基板領域上に、第２の電気素子を形成するエピ
タキシャル成長層を選択的に成長するようにした半導体
装置およびその製造方法を特徴とする。
作用
このような本発明の作用を簡単に説明すると。
半導体基板上へのエピタキシャル成長ハ、通常。
半導体基板表面に成長するのは公知であるが、ＭＯ−Ｃ
ＶＤなどの気相成長法に於いては半導体基板上に形成し
た金属や絶縁膜によるパターンの上にも、パターンの形
状や大きさまたは成長条件によっては、半導体層が成長
し、上記パターンを埋め込んでしまう作用がある。本発
明はこの作用を利用するものである。
ＶＤなどの気相成長法に於いては半導体基板上に形成し
た金属や絶縁膜によるパターンの上にも、パターンの形
状や大きさまたは成長条件によっては、半導体層が成長
し、上記パターンを埋め込んでしまう作用がある。本発
明はこの作用を利用するものである。
実施例
以下、本発明の一実施例を第１図ａ −ｈに示す断面図
で示し、その製造方法を説明する。まず。
で示し、その製造方法を説明する。まず。
第１図ａに示すように半絶縁性ＧａＡＳ基板上に、例え
ばレジスト２をマスクに加速電圧４０ＫｅＶで４、ＯＸ
ｌｏｌｍ のシートキャリア濃度でＳｉイオンを注入
してＮ型半導体領域３を形成する。
ばレジスト２をマスクに加速電圧４０ＫｅＶで４、ＯＸ
ｌｏｌｍ のシートキャリア濃度でＳｉイオンを注入
してＮ型半導体領域３を形成する。
次に第１図すに示すように、スパッタ法などにより例え
ばＷＳｉ。、６のような高融点金属を全面に２０００人
蒸着後２写真食刻およびドライエツチング工程をへて、
ゲート長１μｍのゲート電甑４を形成する。本実施例で
は、ゲート電極４上に、５ｉ０２５を２０００人同時に
形成した。
ばＷＳｉ。、６のような高融点金属を全面に２０００人
蒸着後２写真食刻およびドライエツチング工程をへて、
ゲート長１μｍのゲート電甑４を形成する。本実施例で
は、ゲート電極４上に、５ｉ０２５を２０００人同時に
形成した。
次に第１図Ｃに示すように、全面に例えばプラス−ｒ
ＣＶ Ｄ法により５１０２を４００ＯＡ堆積後、異方性
ドライエツチングによりＳｉＯ□をたたいて幅５ｏｏｏ
人の側壁θを形成する。
ＣＶ Ｄ法により５１０２を４００ＯＡ堆積後、異方性
ドライエツチングによりＳｉＯ□をたたいて幅５ｏｏｏ
人の側壁θを形成する。
次に、第１図ｄに示すように、ゲート電極４およびＳｉ
、０２の側壁６をマスクに、６０ＫａＶの加速電圧でシ
ートキャリア濃度１×１ｏ 備 のＳ１イオンを注入し
てＮ 半導体基板上を形成し、８２０℃１６分間のアニ
ールを行い、Ｎ型半導体領域３およびＮ 半導体領域７
を活性化する。
、０２の側壁６をマスクに、６０ＫａＶの加速電圧でシ
ートキャリア濃度１×１ｏ 備 のＳ１イオンを注入し
てＮ 半導体基板上を形成し、８２０℃１６分間のアニ
ールを行い、Ｎ型半導体領域３およびＮ 半導体領域７
を活性化する。
次に、第１図ｅに示すように、例えば、Ｇｅ 、Ｗなど
の耐熱性のオーミック電極８を側壁６から２／１ｍ離し
長さ２μｍで形成して、ショットキー梨型界効果トラン
ジスタ人を設ける。ここで、８′は４μｍ四方のオーミ
ック電極の結線部である。
の耐熱性のオーミック電極８を側壁６から２／１ｍ離し
長さ２μｍで形成して、ショットキー梨型界効果トラン
ジスタ人を設ける。ここで、８′は４μｍ四方のオーミ
ック電極の結線部である。
本実施例では、ショットキー型電界効果トランジスタを
例にとったが、それ以外にＭＢＸ法やＭＯＶＰＥ法によ
るヘテロ型のトランジスタやＭｌ’Ｓ型のトランジスタ
で半導体素子を形成してもよい。
例にとったが、それ以外にＭＢＸ法やＭＯＶＰＥ法によ
るヘテロ型のトランジスタやＭｌ’Ｓ型のトランジスタ
で半導体素子を形成してもよい。
第１図ｆで、本発明の特徴とするところの半絶縁性Ｇａ
Ａｓエピタキシャル層９を例えばＭＯＶＰＩＩ法により
、例えば基板温度６００’Ｃで選択的に１７ｔｍ程度成
長する。このとき、ゲート電極４と側壁６およびオーミ
ック電極８は第１図には示していないゲート電極４とオ
ーミック電極８のそれぞれの結線部や第１図に示してい
るオーミック電極結線部８′に比べ小さいので半絶縁性
ＧａＡｓエピタキシャル層９に埋め込まれるが、逆に、
上記電極８の結線部および結線部８′はその大きさから
完全には埋め込まれない。本実施例では、例えばオーミ
ック電極８とその結線部８′は同じ厚みであるが、結線
部８′のみ厚みを大きくして埋め込まれに〈＜シても良
い。
Ａｓエピタキシャル層９を例えばＭＯＶＰＩＩ法により
、例えば基板温度６００’Ｃで選択的に１７ｔｍ程度成
長する。このとき、ゲート電極４と側壁６およびオーミ
ック電極８は第１図には示していないゲート電極４とオ
ーミック電極８のそれぞれの結線部や第１図に示してい
るオーミック電極結線部８′に比べ小さいので半絶縁性
ＧａＡｓエピタキシャル層９に埋め込まれるが、逆に、
上記電極８の結線部および結線部８′はその大きさから
完全には埋め込まれない。本実施例では、例えばオーミ
ック電極８とその結線部８′は同じ厚みであるが、結線
部８′のみ厚みを大きくして埋め込まれに〈＜シても良
い。
また、ここで本発明の別の実施例として第２図に示す。
例えばＧａＡｓ基板２３上においては、（１１０）面に
対し３０°の角度をなすストライプパターン２１は埋め
込まれやすく、それ以外の角度例えばｏｏや９０００角
度のパターンは埋め込まれにくいという特徴があり、電
極とその結線部２２を前記の特徴が出るような方向のパ
ターンにして選択性をもたせる。２４は半絶縁ＧａＡｓ
エピタキシャル層である。
対し３０°の角度をなすストライプパターン２１は埋め
込まれやすく、それ以外の角度例えばｏｏや９０００角
度のパターンは埋め込まれにくいという特徴があり、電
極とその結線部２２を前記の特徴が出るような方向のパ
ターンにして選択性をもたせる。２４は半絶縁ＧａＡｓ
エピタキシャル層である。
なお、上記Ｇａ五Ｓエピタキシャル層９．２４以外に、
ム１ＧａＡｓやムｌムＳなどのへテロエピタキシャル層
や不純物を添加したＰ型Ｇ＆ムＳさらには、それらの材
料の組み合わせによる多層エピタキシャル層を用いても
よい。
ム１ＧａＡｓやムｌムＳなどのへテロエピタキシャル層
や不純物を添加したＰ型Ｇ＆ムＳさらには、それらの材
料の組み合わせによる多層エピタキシャル層を用いても
よい。
次に、第１図ｇに示すように、ショットキー型電界効果
トランジスタ人と同様に、Ｓ１イオン注入ニヨリ、４０
ＫａＶ、２．６×１ｏ１２眞１でＮ型半導体領域１０を
形成後、ゲート電極１１および側壁１２を設けて、その
後Ｎ＋半導体領域１３を６０ ＫａＶ １．ＯＸ Ｉ
Ｑ１３ｃｍ ”の条件で形成して。
トランジスタ人と同様に、Ｓ１イオン注入ニヨリ、４０
ＫａＶ、２．６×１ｏ１２眞１でＮ型半導体領域１０を
形成後、ゲート電極１１および側壁１２を設けて、その
後Ｎ＋半導体領域１３を６０ ＫａＶ １．ＯＸ Ｉ
Ｑ１３ｃｍ ”の条件で形成して。
アニール後、蒸着により例えばムｕＧｅなどのオーミッ
ク電極１４を形成して、ショットキー型電界効果トラン
ジスタＢを形成する。このショットキー型電界効果トラ
ンジスタＢに限らず、ヘテロ型トランジスタやＭＩＳ型
トランジスタなどのトランジスタや抵抗などの抵抗体素
子を形成してもかまわない。
ク電極１４を形成して、ショットキー型電界効果トラン
ジスタＢを形成する。このショットキー型電界効果トラ
ンジスタＢに限らず、ヘテロ型トランジスタやＭＩＳ型
トランジスタなどのトランジスタや抵抗などの抵抗体素
子を形成してもかまわない。
最後に、第１図りに示すように、オーミック電極結線部
８′に配線１６を施し１本発明の目的とする半導体装置
を得る。
８′に配線１６を施し１本発明の目的とする半導体装置
を得る。
発明の効果
以上、本発明では、三次元的な半導体装置において５選
択的にエピタキシャル成長を利用して、成長層の再結晶
化工程や、電極の結線部を露出させるような工程を省い
て工程を簡略化するとともに、それにより、素子の再現
性を高め、ばらつきを小さくする効果をもたらし、信頼
性の高い、高集積化された半導体装置を提供するもので
ある。
択的にエピタキシャル成長を利用して、成長層の再結晶
化工程や、電極の結線部を露出させるような工程を省い
て工程を簡略化するとともに、それにより、素子の再現
性を高め、ばらつきを小さくする効果をもたらし、信頼
性の高い、高集積化された半導体装置を提供するもので
ある。
第１図ａ−ｈは、本発明の一実施例における半導体装置
の製造方法を示す工程断面図、第２図ａは本発明の他の
実施例装置における電極パターンを示す平面図、第２図
ｂ−ｄは同地の実施例の工程断面図、第３図ａ −ｆ’
は従来の半導体装置の製造方法を示す工程断面図である
。 １．２３・・・・・・半絶縁性ＧａＡｓ基板、２・・・
・・・レジスト、３，１０・・・・・・Ｎ型半導体領域
、４．１１・・・・・・ゲート電極、６・・・・・・５
ｉ０２ 、６ 、１２・・・・・・側壁、７．１３・・
・・・・Ｎ 半導体領域、８．１４・・・・・・オーミ
ック電極、８′・・・・・・オーミック電極結線部、９
．２４・・・・・・半絶縁性Ｇａ１ａエピタキシヤル層
、１θ・・・・・・配線、２１・・・・・・ストライプ
パターン、２２・・・・・・結線部。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第１図 ｃＬ５８−Ｑｌ 。
の製造方法を示す工程断面図、第２図ａは本発明の他の
実施例装置における電極パターンを示す平面図、第２図
ｂ−ｄは同地の実施例の工程断面図、第３図ａ −ｆ’
は従来の半導体装置の製造方法を示す工程断面図である
。 １．２３・・・・・・半絶縁性ＧａＡｓ基板、２・・・
・・・レジスト、３，１０・・・・・・Ｎ型半導体領域
、４．１１・・・・・・ゲート電極、６・・・・・・５
ｉ０２ 、６ 、１２・・・・・・側壁、７．１３・・
・・・・Ｎ 半導体領域、８．１４・・・・・・オーミ
ック電極、８′・・・・・・オーミック電極結線部、９
．２４・・・・・・半絶縁性Ｇａ１ａエピタキシヤル層
、１θ・・・・・・配線、２１・・・・・・ストライプ
パターン、２２・・・・・・結線部。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第１図 ｃＬ５８−Ｑｌ 。
Claims (2)
- （１）半導体基板上に形成した第１の電気素子の電極の
結線部を除く半導体基板領域上に、選択的に半導体層を
形成し、この半導体層表面に第２の電気素子を形成して
なる半導体装置。 - （２）半導体基板上に、電気素子を構成する帯状の電極
の方向と前記帯状の電極に連結する方形状の結線部の方
向を、前記半導体基板の特定の面方位に対して異なるよ
うに形成して、半導体層の成長を選択的に行うようにし
てなる半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62144663A JPS63308363A (ja) | 1987-06-10 | 1987-06-10 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62144663A JPS63308363A (ja) | 1987-06-10 | 1987-06-10 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63308363A true JPS63308363A (ja) | 1988-12-15 |
Family
ID=15367330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62144663A Pending JPS63308363A (ja) | 1987-06-10 | 1987-06-10 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63308363A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5376812A (en) * | 1989-04-12 | 1994-12-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
-
1987
- 1987-06-10 JP JP62144663A patent/JPS63308363A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5376812A (en) * | 1989-04-12 | 1994-12-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
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