JPS63308787A - メモリ装置 - Google Patents
メモリ装置Info
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- JPS63308787A JPS63308787A JP62143285A JP14328587A JPS63308787A JP S63308787 A JPS63308787 A JP S63308787A JP 62143285 A JP62143285 A JP 62143285A JP 14328587 A JP14328587 A JP 14328587A JP S63308787 A JPS63308787 A JP S63308787A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は、出力バッファ回路を具備する高速ＳＲＡＭ
（スタチックＲＡＭ）等のメモリ装置に関する。
（スタチックＲＡＭ）等のメモリ装置に関する。
Ｂ０発明の概要
本発明は、出力バッファ回路を具備するメモリ装置にお
いて、上記出カバソファ回路を、直列接続される２つの
８ＭＯ３トランジスタ（ＮチャンネルＭＯＳトランジス
タ）と、書き込み状態から読み出し状態に遷移する時に
上記接続の中点の電位を降圧させる降圧回路とを有する
構成とすることにより、当該メモリ装置の高速動作等を
実現するものである。
いて、上記出カバソファ回路を、直列接続される２つの
８ＭＯ３トランジスタ（ＮチャンネルＭＯＳトランジス
タ）と、書き込み状態から読み出し状態に遷移する時に
上記接続の中点の電位を降圧させる降圧回路とを有する
構成とすることにより、当該メモリ装置の高速動作等を
実現するものである。
Ｃ１従来の技術
一般に、ＳＲＡＭ等のメモリ装置においては、記憶され
たデータの読み出し等が出力バッファ回路を介して行わ
れる。
たデータの読み出し等が出力バッファ回路を介して行わ
れる。
第４図は、従来のメモリ装置における出力バッファ回路
の一例を示す回路図である。この第４図に示すように、
従来例における出力バッファ回路は、ＰＭＯ５トランジ
スタ（ＰチャンネルＭＯＳトランジスタ）４１とＮＭＯ
Ｓトランジスタ４２の各ゲートが、センスアンプからの
信号を受けるインバーター４３の出力端子に接続されて
おり、ＰＭＯＳトランジスタ４１のソースには電源電圧
Ｖｃｃが供給され、ＮＭＯ３Ｉ−ランジスタ４２のソー
スには接地電圧が供給されるインバーター構成となって
いる。そして、上記各ＭＯ３Ｉ−ランジスタ４１．４２
の共通接続されたドレインには、入出力端子４４が接続
されており、この入出力端子４４には大力バッファ回路
（図示せず）も接続されている。
の一例を示す回路図である。この第４図に示すように、
従来例における出力バッファ回路は、ＰＭＯ５トランジ
スタ（ＰチャンネルＭＯＳトランジスタ）４１とＮＭＯ
Ｓトランジスタ４２の各ゲートが、センスアンプからの
信号を受けるインバーター４３の出力端子に接続されて
おり、ＰＭＯＳトランジスタ４１のソースには電源電圧
Ｖｃｃが供給され、ＮＭＯ３Ｉ−ランジスタ４２のソー
スには接地電圧が供給されるインバーター構成となって
いる。そして、上記各ＭＯ３Ｉ−ランジスタ４１．４２
の共通接続されたドレインには、入出力端子４４が接続
されており、この入出力端子４４には大力バッファ回路
（図示せず）も接続されている。
このような出力バッファ回路を有するメモリ装置の動作
は、センスアンプからの信号を当該出力バッファ回路で
増幅して出力する。そして、上記入出力端子４４からの
出力信号によって、例えば他のデバイス等である負荷容
ｆｃｔが駆動されることになる。
は、センスアンプからの信号を当該出力バッファ回路で
増幅して出力する。そして、上記入出力端子４４からの
出力信号によって、例えば他のデバイス等である負荷容
ｆｃｔが駆動されることになる。
Ｄ１発明が解決しようとする問題点
上述のような回路構成（第４図参照）からなる出力バッ
ファ回路では、ＴＴＬ （トランジスタ・トランジスタ
・ロジック）との整合性を得るために、そのレファレン
スレベルＶｒａｆ ヲ接１［圧（Ｏｖ）と電源電圧Ｖｃ
ｃ（５Ｖ）の中間ではなく、ＴＴＬにおける“ＨＴＴＬ
”レベル（約２．４ Ｖ ）と°“Ｌ〒７Ｌ″レベル（
約０．６ Ｖ ）の中間の約１，５■としている。
ファ回路では、ＴＴＬ （トランジスタ・トランジスタ
・ロジック）との整合性を得るために、そのレファレン
スレベルＶｒａｆ ヲ接１［圧（Ｏｖ）と電源電圧Ｖｃ
ｃ（５Ｖ）の中間ではなく、ＴＴＬにおける“ＨＴＴＬ
”レベル（約２．４ Ｖ ）と°“Ｌ〒７Ｌ″レベル（
約０．６ Ｖ ）の中間の約１，５■としている。
ところが、このようにレファレンスレベル■ｒ。
、が、接地電圧（ＯＶ）と電源電圧Ｖｃｃ（５Ｖ）の中
間のＶｃｃ／２ではなく約１．５■とされることから、
その動作に次のような問題が生ずる。
間のＶｃｃ／２ではなく約１．５■とされることから、
その動作に次のような問題が生ずる。
すなわち、第５図に示すように、出力信号を“Ｈ”レベ
ル（５■）からレファレンスレベル■１．ｆに遷移させ
る場合（波形Ａ）と、Ｌ”レベル（０■）からレファレ
ンスレベル■２．．に遷移させる場合（波形Ｂ）を比較
してみると、“Ｈ”レベルからレファレンスレベル■１
．．に遷移すせる方が電位差が大きい、その“Ｈ”レベ
ルからレファレンスレベルＶ ｒｅｆに遷移させる動作
は、主に第４図に示したＮＭＯ３トランジスタ４２を駆
動させて行われるが、このように電位差が大きいことか
ら、仮にＰＭＯＳトランジスタ４１とＮＭＯＳトランジ
スタ４２を同じサイズで形成した時では、′Ｈ”レベル
からレファレンスレベルｖ、。
ル（５■）からレファレンスレベル■１．ｆに遷移させ
る場合（波形Ａ）と、Ｌ”レベル（０■）からレファレ
ンスレベル■２．．に遷移させる場合（波形Ｂ）を比較
してみると、“Ｈ”レベルからレファレンスレベル■１
．．に遷移すせる方が電位差が大きい、その“Ｈ”レベ
ルからレファレンスレベルＶ ｒｅｆに遷移させる動作
は、主に第４図に示したＮＭＯ３トランジスタ４２を駆
動させて行われるが、このように電位差が大きいことか
ら、仮にＰＭＯＳトランジスタ４１とＮＭＯＳトランジ
スタ４２を同じサイズで形成した時では、′Ｈ”レベル
からレファレンスレベルｖ、。
、に遷移させる動作の方がその遅延時間が長いことにな
る。
る。
これに対して、ＮＭＯＳトランジスタ４２のサイズを大
きくして、駆動能力を増大させれば、高速なレベルの変
動が可能となり、各レベルスイングの速度は上記レファ
レンスレベルＶ ｒａｔに対して対称的となる。しかし
、ＮＭＯ３トランジスタ４２のサイズのみを大きくして
大電流を引き込むように動作させた時には、その過大な
過渡電流ｉ（ダッシュカレント）によってソース側の接
地電圧が変動する。特に多ビツト構成のメモリ装置にあ
っては、それだけボート数Ｎが大きく、リード。
きくして、駆動能力を増大させれば、高速なレベルの変
動が可能となり、各レベルスイングの速度は上記レファ
レンスレベルＶ ｒａｔに対して対称的となる。しかし
、ＮＭＯ３トランジスタ４２のサイズのみを大きくして
大電流を引き込むように動作させた時には、その過大な
過渡電流ｉ（ダッシュカレント）によってソース側の接
地電圧が変動する。特に多ビツト構成のメモリ装置にあ
っては、それだけボート数Ｎが大きく、リード。
ボンディング部、基板配線等の合成インダクタンスをＬ
とすると、変動する接地電圧（ノイズ）Δ■８゜は、 Δ■８゜−（Δｉ／Δｔ）ＸＮＸＬ で与えられ（なお、ｔは時間である。）、多ビツト構成
とするほど過渡電流によるノイズΔ■９゜は大きくなる
。そして、そのような過渡電流によるノイズによっては
、メモリが誤動作することになる。
とすると、変動する接地電圧（ノイズ）Δ■８゜は、 Δ■８゜−（Δｉ／Δｔ）ＸＮＸＬ で与えられ（なお、ｔは時間である。）、多ビツト構成
とするほど過渡電流によるノイズΔ■９゜は大きくなる
。そして、そのような過渡電流によるノイズによっては
、メモリが誤動作することになる。
そこで、本発明は上述の問題点に鑑み、ノイズ等の問題
が解決されると共に高速な出力が可能な出力バッファ回
路を有するメモリ装置の提供を目的とする。
が解決されると共に高速な出力が可能な出力バッファ回
路を有するメモリ装置の提供を目的とする。
Ｅ１問題点を解決するための手段
本発明は、電源電圧と接地電圧の間に直列接続されると
共にその接続の中点が入出力端子と接続される２つのＮ
ＭＯ３トランジスタと、上記中点に接続されて書き込み
状態から読み出し状態に遷移する時にその中点の電位を
降圧させる降圧回路とを有した出力バッファ回路を具備
してなるメモリ装置により上述の技術的課題を解決する
。
共にその接続の中点が入出力端子と接続される２つのＮ
ＭＯ３トランジスタと、上記中点に接続されて書き込み
状態から読み出し状態に遷移する時にその中点の電位を
降圧させる降圧回路とを有した出力バッファ回路を具備
してなるメモリ装置により上述の技術的課題を解決する
。
Ｆ１作用
２つのＮＭＯ３トランジスタ（ＮチャンネルＭＯＳトラ
ンジスタ）を電源電圧と接地電圧の間で直列接続し、例
えば上記電源電圧Ｖｃｃを５．０■、上記接地電圧を０
■とすると、闇値電圧による電位降下■い（！＝ｉ０．
７ （Ｖ） ）と、基板効果による電位降下Δ■い（−
１，０（Ｖ））によって、出力信号の“Ｈ”レベルの電
位ＶＨ（＃Ｖｃｃ−Ｖｔｂ−Δ■い）を約３．３Ｖ （
’、’ＶＷ −５，０−０，７−１，０〔■〕）程度に
することができる。すると、′Ｌ′ルベル（ローレベル
）とＩ′Ｈ”レベル（ハイレベル）の中心がＴＴＬのロ
ジック中心である約１．５■近傍となり、出力信号が“
Ｈ″レベルら°“Ｌ”レベルに遷移する時間が短縮され
、その動作の高速化が実現される。また、同時に“Ｈ″
レベル約３．３■程度であるため、過渡電流による接地
電圧の持ち上がりも小さくなり、ノイズが低減されてメ
モリの誤動作が防止される。
ンジスタ）を電源電圧と接地電圧の間で直列接続し、例
えば上記電源電圧Ｖｃｃを５．０■、上記接地電圧を０
■とすると、闇値電圧による電位降下■い（！＝ｉ０．
７ （Ｖ） ）と、基板効果による電位降下Δ■い（−
１，０（Ｖ））によって、出力信号の“Ｈ”レベルの電
位ＶＨ（＃Ｖｃｃ−Ｖｔｂ−Δ■い）を約３．３Ｖ （
’、’ＶＷ −５，０−０，７−１，０〔■〕）程度に
することができる。すると、′Ｌ′ルベル（ローレベル
）とＩ′Ｈ”レベル（ハイレベル）の中心がＴＴＬのロ
ジック中心である約１．５■近傍となり、出力信号が“
Ｈ″レベルら°“Ｌ”レベルに遷移する時間が短縮され
、その動作の高速化が実現される。また、同時に“Ｈ″
レベル約３．３■程度であるため、過渡電流による接地
電圧の持ち上がりも小さくなり、ノイズが低減されてメ
モリの誤動作が防止される。
ところで、入出力端子に出力信号が現れるメモリ装置に
あっては、書き込み状態から読み出し状態に遷移する時
に、出力負荷容量によって書き込みデータの電源電圧Ｖ
ｃｃの電圧（例えば５Ｖ）が上記接続の中点に残ってい
るおそれがある。そこで、上記降圧回路を接続して動作
させることで、このような書き込み状態から読み出し状
態に遷移する時の問題も解決されることになる。
あっては、書き込み状態から読み出し状態に遷移する時
に、出力負荷容量によって書き込みデータの電源電圧Ｖ
ｃｃの電圧（例えば５Ｖ）が上記接続の中点に残ってい
るおそれがある。そこで、上記降圧回路を接続して動作
させることで、このような書き込み状態から読み出し状
態に遷移する時の問題も解決されることになる。
Ｇ、実施例
本発明の好適な実施例を図面を参照しながら説明する。
第１の実施例
本実施例のメモリ装置は、プッシュプル構成となるよう
に２つのＮＭＯＳトランジスタを電源電圧Ｖｃｃと接地
電圧との間に直列接続させ、低い電圧のハイレベル出力
電圧を得る出力バッファ回路を具備してなるメモリ装置
であって、高速動作やノイズの低減等を実現するもので
ある。また、本実施例にがかる出力バッファ回路には、
所要の降圧回路が設けられ、書き込み状態から読み出し
状態の遷移時にも十分に高速動作を実現することができ
る。
に２つのＮＭＯＳトランジスタを電源電圧Ｖｃｃと接地
電圧との間に直列接続させ、低い電圧のハイレベル出力
電圧を得る出力バッファ回路を具備してなるメモリ装置
であって、高速動作やノイズの低減等を実現するもので
ある。また、本実施例にがかる出力バッファ回路には、
所要の降圧回路が設けられ、書き込み状態から読み出し
状態の遷移時にも十分に高速動作を実現することができ
る。
まず、本実施例のメモリ装置の回路構成は、第１図に示
すような出力バッファ回路１を具備する回路構成とされ
ている。
すような出力バッファ回路１を具備する回路構成とされ
ている。
第１図に示すように、この出力バッファ回路１は、電源
電圧Ｖｃｃと接地電圧ＣＨＤとの間に直列接続され、且
つその接続の中点Ｍが入出力端子６と接続される２つの
ＮＭＯＳトランジスタ２，３を有している。ドレインに
電源電圧Ｖｃｃが供給される上記ＮＭＯ３トランジスタ
２のゲートには、インバーター５の出力端子が接続され
、そのインバーター５の入力端子には、センスアンプか
らの信号が入力する。また、ソースに接地電圧ＧＮＤが
供給される上記ＮＭＯ３トランジスタ３のゲートには、
直接上記センスアンプからの信号が入力する。
電圧Ｖｃｃと接地電圧ＣＨＤとの間に直列接続され、且
つその接続の中点Ｍが入出力端子６と接続される２つの
ＮＭＯＳトランジスタ２，３を有している。ドレインに
電源電圧Ｖｃｃが供給される上記ＮＭＯ３トランジスタ
２のゲートには、インバーター５の出力端子が接続され
、そのインバーター５の入力端子には、センスアンプか
らの信号が入力する。また、ソースに接地電圧ＧＮＤが
供給される上記ＮＭＯ３トランジスタ３のゲートには、
直接上記センスアンプからの信号が入力する。
上記２つのＮＭＯＳトランジスタ２．３の接続の中点Ｍ
には、さらにＮＭＯＳトランジスタ４からなる降圧回路
が接続されている。このＮＭＯＳトランジスタ４は、そ
の一端が上記中点Ｍに接続するが、他端は接地電圧ＧＮ
Ｄが供給される構成となっている。このＮＭＯＳトラン
ジスタ４のゲートは、後述するようにＷＥ（ライト・イ
ネーブル）信号を検出してパルス信号ΦＰＷＥを発生さ
せるＷＥ遷移検出回路１０に接続する。
には、さらにＮＭＯＳトランジスタ４からなる降圧回路
が接続されている。このＮＭＯＳトランジスタ４は、そ
の一端が上記中点Ｍに接続するが、他端は接地電圧ＧＮ
Ｄが供給される構成となっている。このＮＭＯＳトラン
ジスタ４のゲートは、後述するようにＷＥ（ライト・イ
ネーブル）信号を検出してパルス信号ΦＰＷＥを発生さ
せるＷＥ遷移検出回路１０に接続する。
なお、上記２つのＮＭＯＳトランジスタ２．３の接続の
中点Ｍと接続する入出力端子６には、書き込み時のデー
タが入力する入力バッファ回路７゜７が接続する。
中点Ｍと接続する入出力端子６には、書き込み時のデー
タが入力する入力バッファ回路７゜７が接続する。
このような回路構成を有する本実施例のメモリ装置は、
その論理振幅がＧＮＤ （例えばＯＶ）〜Ｖｃｃ（例え
ば５Ｖ）となるのではなく、ＧＮＤ〜Ｖｃｃ−Ｖい−Δ
■い（！＝ｉ３．３Ｖ）を論理振幅としている。これは
、上述のような回路構成すなわち電源電圧Ｖｃｃと接地
電圧ＧＮＤとの間に直列に２つのＮＭＯＳトランジスタ
２，３を接続し、ＮＭＯＳトランジスタ２をインバータ
ー５を介して島区動することで得られるものである。
その論理振幅がＧＮＤ （例えばＯＶ）〜Ｖｃｃ（例え
ば５Ｖ）となるのではなく、ＧＮＤ〜Ｖｃｃ−Ｖい−Δ
■い（！＝ｉ３．３Ｖ）を論理振幅としている。これは
、上述のような回路構成すなわち電源電圧Ｖｃｃと接地
電圧ＧＮＤとの間に直列に２つのＮＭＯＳトランジスタ
２，３を接続し、ＮＭＯＳトランジスタ２をインバータ
ー５を介して島区動することで得られるものである。
ここで、これら２つのＮＭＯ３Ｉ−ランジスタ２゜３の
動作について説明すると、はじめに例えばセンスアンプ
からの信号が“Ｈ”レベル（ハイレヘル）であるときで
は、センスアンプからの信号が直接ゲートに供給される
ＮＭＯ３トランジスタ３はオン状態とされ、センスアン
プからの信号がインバーター５を介してゲートに供給さ
れるＮＭＯＳトランジスタ２はオフ状態とされる。この
ため出力が取り出される中点Ｍの電位は接地電圧ＧＮＤ
のレベルである。
動作について説明すると、はじめに例えばセンスアンプ
からの信号が“Ｈ”レベル（ハイレヘル）であるときで
は、センスアンプからの信号が直接ゲートに供給される
ＮＭＯ３トランジスタ３はオン状態とされ、センスアン
プからの信号がインバーター５を介してゲートに供給さ
れるＮＭＯＳトランジスタ２はオフ状態とされる。この
ため出力が取り出される中点Ｍの電位は接地電圧ＧＮＤ
のレベルである。
次に、センスアンプからの信号が″Ｌ″レベル（ＧＮＤ
レベル）であるときには、上記ＮＭＯＳトランジスタ３
はオフ状態とされ、逆にセンスアンプからの信号がイン
バーター５を介してゲートに供給されるＮＭＯ３Ｉ−ラ
ンジ・スタ２はオン状態とされる。このとき、ＮＭＯ３
トランジスタ２ではドレイン、ゲートが共に電源電圧Ｖ
ｃｃとされることから、そのソース電位は闇値電圧Ｖｚ
ｈ（！＝＝０゜７Ｖ）分だけ降下し、さらに基板効果に
よってΔＶい（−１，Ｏｖ）分だけ降下する。このため
ドレインの電圧が例えば５ｖであっても、上記中点Ｍの
電位は約３．３■程度となる。
レベル）であるときには、上記ＮＭＯＳトランジスタ３
はオフ状態とされ、逆にセンスアンプからの信号がイン
バーター５を介してゲートに供給されるＮＭＯ３Ｉ−ラ
ンジ・スタ２はオン状態とされる。このとき、ＮＭＯ３
トランジスタ２ではドレイン、ゲートが共に電源電圧Ｖ
ｃｃとされることから、そのソース電位は闇値電圧Ｖｚ
ｈ（！＝＝０゜７Ｖ）分だけ降下し、さらに基板効果に
よってΔＶい（−１，Ｏｖ）分だけ降下する。このため
ドレインの電圧が例えば５ｖであっても、上記中点Ｍの
電位は約３．３■程度となる。
このように、本実施例のメモリ装置では、出力バッファ
回路の出力電圧の”Ｈ″レベル側電圧が、閾値電圧Ｖｔ
ｋとその基板効果による電圧降下分ΔＶＬｈにより低め
の電圧となる。このため、論理振幅は約０〜約３．３■
となり、ＴＴＬと整合性を得るための１．５ Ｖ程度の
電圧をレファレンスレベルＶ ｒ＋ｅｒとする装置にあ
って、“Ｈルベルから″Ｌ″レベルに遷移する場合であ
っても十分な高速動作がなされることになる。また、こ
のように出力電圧の″Ｈ″レベル側の電圧が低めの電圧
となることから、負荷容量ＣＬから遷移時に接地側へ流
れ込む過渡電流（ダッシュカレント）も小さくなり、ノ
イズΔ■８゜の低減が図られることになる。
回路の出力電圧の”Ｈ″レベル側電圧が、閾値電圧Ｖｔ
ｋとその基板効果による電圧降下分ΔＶＬｈにより低め
の電圧となる。このため、論理振幅は約０〜約３．３■
となり、ＴＴＬと整合性を得るための１．５ Ｖ程度の
電圧をレファレンスレベルＶ ｒ＋ｅｒとする装置にあ
って、“Ｈルベルから″Ｌ″レベルに遷移する場合であ
っても十分な高速動作がなされることになる。また、こ
のように出力電圧の″Ｈ″レベル側の電圧が低めの電圧
となることから、負荷容量ＣＬから遷移時に接地側へ流
れ込む過渡電流（ダッシュカレント）も小さくなり、ノ
イズΔ■８゜の低減が図られることになる。
上述のように、本実施例のメモリ装置では、その出力バ
ッファ回路１からの出力電圧のハイレベル側が低電圧と
なることから、高速動作や接地ノイズの低減等を実現す
る。しかし、書き込み状態時では、入出力端子６に接続
する端子８に例えばＣＭＯ３回路装置等からの５ｖの書
き込み電圧が供給されている場合があり、その書き込み
状態から出力バッファ回路１の動作時である読み出し状
態に遷移する時に、上記接続の中点Ｍに５ｖの電位が残
存していることがある。そこで、本実施例のメモリ装置
では、降圧回路をＮＭＯ３トランジスタ４により構成し
て遷移時の問題も解決している。
ッファ回路１からの出力電圧のハイレベル側が低電圧と
なることから、高速動作や接地ノイズの低減等を実現す
る。しかし、書き込み状態時では、入出力端子６に接続
する端子８に例えばＣＭＯ３回路装置等からの５ｖの書
き込み電圧が供給されている場合があり、その書き込み
状態から出力バッファ回路１の動作時である読み出し状
態に遷移する時に、上記接続の中点Ｍに５ｖの電位が残
存していることがある。そこで、本実施例のメモリ装置
では、降圧回路をＮＭＯ３トランジスタ４により構成し
て遷移時の問題も解決している。
上記降圧回路は、ドレインが上記中点Ｍに接続されソー
スが接地されるＮＭＯＳトランジスタ４により構成され
、ゲートはＷＥ遷移検出回路１０に接続されている。こ
こで、ＷＥ遷移検出回路１０は、ＷＥ倍信号供給される
入力端子１７に各インバーター１１．１２．１３が直列
接続され、そのインバーター１３の出力側にΦＰＷＨの
パルス幅をその容量値で定める容量１４が接続している
。
スが接地されるＮＭＯＳトランジスタ４により構成され
、ゲートはＷＥ遷移検出回路１０に接続されている。こ
こで、ＷＥ遷移検出回路１０は、ＷＥ倍信号供給される
入力端子１７に各インバーター１１．１２．１３が直列
接続され、そのインバーター１３の出力側にΦＰＷＨの
パルス幅をその容量値で定める容量１４が接続している
。
上記入力端子１７はさらにＮＡＮＤゲート１５の入力側
に接続され、上記容量１４の上記インバーター１３と接
続する側も該ＮＡＮＤゲート１５の入力側と接続してい
る。このＮＡＮＤゲート１５の出力側にはインバーター
１６が接続され、そのインバーター１６の出力電圧が上
記ＮＭＯ３トランジスタ４のゲートに供給される構成と
なっている。
に接続され、上記容量１４の上記インバーター１３と接
続する側も該ＮＡＮＤゲート１５の入力側と接続してい
る。このＮＡＮＤゲート１５の出力側にはインバーター
１６が接続され、そのインバーター１６の出力電圧が上
記ＮＭＯ３トランジスタ４のゲートに供給される構成と
なっている。
このようなＮＭＯ３トランジスタ４及びＷＥ遷移検出回
路ｌＯを具備してなる本実施例のメモリ装置の書き込み
状態から読み出し状態への遷移時の動作について第２図
を参照しながら説明する。
路ｌＯを具備してなる本実施例のメモリ装置の書き込み
状態から読み出し状態への遷移時の動作について第２図
を参照しながら説明する。
第２図に示すように、時刻ｔ１でアドレス信号に同期し
ながら書き込み状態で“°Ｌ”レベルとされていたＷＥ
倍信号Ｈ”レベルに変動する。これで当該メモリ装置は
読み出し状態へと遷移する。
ながら書き込み状態で“°Ｌ”レベルとされていたＷＥ
倍信号Ｈ”レベルに変動する。これで当該メモリ装置は
読み出し状態へと遷移する。
すると、上記ＷＥ遷移検出回路１０の入力端子１７がＬ
”レベルから“Ｈ″レベルと変動することから、上記Ｎ
ＡＮＤゲート１５の第一入力端子には“Ｈ″レベル供給
され、容量１４と接続する第二人力端子にはその容量１
４の放電を待ってＬ”レベルが供給される。このため、
時刻ｔ２で直接入力端子１７と接続する入力端子が“Ｈ
”レベルとなってから、容量１４が放電するまでの間で
のパルスが発生し、インバーター１６を介してＨ”レベ
ルとなったパルス信号ΦＰＷＥが上記ＮＭＯ３トランジ
スタ４のゲートに供給される。
”レベルから“Ｈ″レベルと変動することから、上記Ｎ
ＡＮＤゲート１５の第一入力端子には“Ｈ″レベル供給
され、容量１４と接続する第二人力端子にはその容量１
４の放電を待ってＬ”レベルが供給される。このため、
時刻ｔ２で直接入力端子１７と接続する入力端子が“Ｈ
”レベルとなってから、容量１４が放電するまでの間で
のパルスが発生し、インバーター１６を介してＨ”レベ
ルとなったパルス信号ΦＰＷＥが上記ＮＭＯ３トランジ
スタ４のゲートに供給される。
このようにＮＭＯＳトランジスタ４に“Ｈ″レベルパル
ス信号が供給された時には、当該ＮＭＯＳトランジスタ
４はオン状態とされ、上記接続の中点Ｍに残存していた
５ｖの電圧はＮＭＯＳトランジスタ４のソース側の接地
（、ＮＤに降圧されて行くことになる。そして、時刻ｔ
３で出力電圧を入出力端子６に現す時では、上述の降圧
回路で既に定常的な読み出し状態の時と同様に降圧され
ており、本実施例のメモリ装置では高速な出力動作が実
現されることになる。
ス信号が供給された時には、当該ＮＭＯＳトランジスタ
４はオン状態とされ、上記接続の中点Ｍに残存していた
５ｖの電圧はＮＭＯＳトランジスタ４のソース側の接地
（、ＮＤに降圧されて行くことになる。そして、時刻ｔ
３で出力電圧を入出力端子６に現す時では、上述の降圧
回路で既に定常的な読み出し状態の時と同様に降圧され
ており、本実施例のメモリ装置では高速な出力動作が実
現されることになる。
第２の実施例
本実施例のメモリ装置は、第３図に示すように、その出
力バッファ回路３０に昇圧回路を設けたものであり、電
源電圧Ｖｃｃが変化した場合、その変化に追従して確実
な動作を行わせるようにしたものである。
力バッファ回路３０に昇圧回路を設けたものであり、電
源電圧Ｖｃｃが変化した場合、その変化に追従して確実
な動作を行わせるようにしたものである。
まず、その構成について第３図を参照しながら説明する
と、出力バッファ回路３０は、第１の実施例と同様に、
電Ｂ電圧Ｖｃｃと接地電圧ＧＮＤとの間に直列接続され
且つその接続の中点Ｍが入出力端子６と接続される２つ
のＮＭＯＳ トランジスタ２，３を有し、ＮＭＯＳトラ
ンジスタ２のゲートにはインバーター５が接続され、セ
ンスアンプから信号がそのインバーター５とＮＭＯＳト
ランジスタ３に入力するように接続されている。
と、出力バッファ回路３０は、第１の実施例と同様に、
電Ｂ電圧Ｖｃｃと接地電圧ＧＮＤとの間に直列接続され
且つその接続の中点Ｍが入出力端子６と接続される２つ
のＮＭＯＳ トランジスタ２，３を有し、ＮＭＯＳトラ
ンジスタ２のゲートにはインバーター５が接続され、セ
ンスアンプから信号がそのインバーター５とＮＭＯＳト
ランジスタ３に入力するように接続されている。
また、上記２つのＮＭＯＳトランジスタ２，３の接続の
中点Ｍには、第１の実施例と同様に、降圧回路となるＮ
ＭＯＳトランジスタ４が設けられているが、特に本実施
例のメモリ装置では、上記中点ＭにＰＭＯ３トランジス
タ３１を電源電圧■。
中点Ｍには、第１の実施例と同様に、降圧回路となるＮ
ＭＯＳトランジスタ４が設けられているが、特に本実施
例のメモリ装置では、上記中点ＭにＰＭＯ３トランジス
タ３１を電源電圧■。
ＣＣとの間で接続しており、このＰＭＯＳトランジスタ
３１のゲートは電源電圧検出回路３２と接続する。この
ＰＭＯ３トランジスタ３１は昇圧回路として機能し、例
えば電源電圧Ｖｃｃが例えば３．５Ｖ以下となつたとき
に、上記電源電圧検出回路３２からの信号でＰＭＯ３ト
ランジスタ３１がオン状態となって動作する。
３１のゲートは電源電圧検出回路３２と接続する。この
ＰＭＯ３トランジスタ３１は昇圧回路として機能し、例
えば電源電圧Ｖｃｃが例えば３．５Ｖ以下となつたとき
に、上記電源電圧検出回路３２からの信号でＰＭＯ３ト
ランジスタ３１がオン状態となって動作する。
なお、上記中点Ｍと接続する入出力端子６には、書き込
み時のデータが入力する入力バッファ回路７等も接続す
るが、図示を省略する。
み時のデータが入力する入力バッファ回路７等も接続す
るが、図示を省略する。
このような構成の本実施例のメモリ装置は、その出カバ
ソファ回路３０にＰＭＯ３トランジスタ３１が接続され
、電源電圧Ｖｃｃがある低電圧となったときにｔ源電圧
検出回路３２からそのＰＭＯＳトランジスタ３１への信
号が送られる。すると、ＰＭＯ３トランジスタ３１がオ
ン状態となって、中点Ｍの電位を電源電圧ＶＣＣ側へ引
き上げることができる。第１の実施例の構成では、電源
電圧■ｃｃの電圧が低電圧となった時例えば電源電圧Ｖ
ｃｃが３、Ｏｖとなった場合では、その出力電圧が１．
５ｖ程度となって動作が困難となる。しかし、本実施例
では、このように電源電圧Ｖｃｃが低電圧化した時でも
上記ＰＭＯＳトランジスタ３１の動作によって十分に動
作させることができる。
ソファ回路３０にＰＭＯ３トランジスタ３１が接続され
、電源電圧Ｖｃｃがある低電圧となったときにｔ源電圧
検出回路３２からそのＰＭＯＳトランジスタ３１への信
号が送られる。すると、ＰＭＯ３トランジスタ３１がオ
ン状態となって、中点Ｍの電位を電源電圧ＶＣＣ側へ引
き上げることができる。第１の実施例の構成では、電源
電圧■ｃｃの電圧が低電圧となった時例えば電源電圧Ｖ
ｃｃが３、Ｏｖとなった場合では、その出力電圧が１．
５ｖ程度となって動作が困難となる。しかし、本実施例
では、このように電源電圧Ｖｃｃが低電圧化した時でも
上記ＰＭＯＳトランジスタ３１の動作によって十分に動
作させることができる。
なお、第１の実施例と同じ部分については、同し引用符
号を用い、その説明を省略する。
号を用い、その説明を省略する。
Ｈ８発明の効果
本発明のメモリ装置は、その出力バッファ回路が２つの
直列接続されたＮＭＯＳトランジスタで構成されて、そ
の論理振幅のハイレベル側が低い電圧となることから、
読み出しの高速動作や接地ノイズ等の低減等を実現する
ことができる。
直列接続されたＮＭＯＳトランジスタで構成されて、そ
の論理振幅のハイレベル側が低い電圧となることから、
読み出しの高速動作や接地ノイズ等の低減等を実現する
ことができる。
また、降圧回路を設けることで、書き込み状態から読み
出し状態へ遷移する時にも同様に高速動作をさせること
ができる。
出し状態へ遷移する時にも同様に高速動作をさせること
ができる。
第１図は本発明のメモリ装置の一例を示す要部回路図、
第２図はその動作を示すタイムチャート、第３図は本発
明のメモリ装置の他の一例を示す要部回路図、第４図は
従来のメモリ装置にかかる出力バッファ回路の回路図、
第５図はその従来のメモリ装置の出力波形図である。 ｌ・・・出力バッファ回路 ２・・・ＮＭｏ５トランジスタ ３・・・ＮＭＯ３トランジスタ ４・・・ＮＭＯ３トランジスタ ５・・・インバーター ６・・・入出力端子 Ｍ・・・中点 １０・・・ＷＥ！！移検出回路 特許出願人 ソニー株式会社 代理人弁理士 小池 晃（他２名） 本発ａｐシσ１〉（で巳りでデヒ５■ヒめイｔ！！ビリ
ー４？ツ第３図 従来めＸもり呑ピｌめ出ｎバッメシ各 第５図
第２図はその動作を示すタイムチャート、第３図は本発
明のメモリ装置の他の一例を示す要部回路図、第４図は
従来のメモリ装置にかかる出力バッファ回路の回路図、
第５図はその従来のメモリ装置の出力波形図である。 ｌ・・・出力バッファ回路 ２・・・ＮＭｏ５トランジスタ ３・・・ＮＭＯ３トランジスタ ４・・・ＮＭＯ３トランジスタ ５・・・インバーター ６・・・入出力端子 Ｍ・・・中点 １０・・・ＷＥ！！移検出回路 特許出願人 ソニー株式会社 代理人弁理士 小池 晃（他２名） 本発ａｐシσ１〉（で巳りでデヒ５■ヒめイｔ！！ビリ
ー４？ツ第３図 従来めＸもり呑ピｌめ出ｎバッメシ各 第５図
Claims (1)
- 【特許請求の範囲】 電源電圧と接地電圧の間に直列接続されると共にその接
続の中点が入出力端子と接続される２つのＮＭＯＳトラ
ンジスタと、 上記中点に接続されて書き込み状態から読み出し状態に
遷移する時にその中点の電位を降圧させる降圧回路と を有した出力バッファ回路を具備してなるメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62143285A JP2712179B2 (ja) | 1987-06-10 | 1987-06-10 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62143285A JP2712179B2 (ja) | 1987-06-10 | 1987-06-10 | メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63308787A true JPS63308787A (ja) | 1988-12-16 |
| JP2712179B2 JP2712179B2 (ja) | 1998-02-10 |
Family
ID=15335175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62143285A Expired - Fee Related JP2712179B2 (ja) | 1987-06-10 | 1987-06-10 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2712179B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59181828A (ja) * | 1983-03-31 | 1984-10-16 | Toshiba Corp | 半導体素子の出力バツフア回路 |
| JPS62125712A (ja) * | 1985-11-26 | 1987-06-08 | Nec Corp | 入出力回路 |
-
1987
- 1987-06-10 JP JP62143285A patent/JP2712179B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59181828A (ja) * | 1983-03-31 | 1984-10-16 | Toshiba Corp | 半導体素子の出力バツフア回路 |
| JPS62125712A (ja) * | 1985-11-26 | 1987-06-08 | Nec Corp | 入出力回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2712179B2 (ja) | 1998-02-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |