JPH06112491A - 電界効果トランジスタ - Google Patents

電界効果トランジスタ

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JPH06112491A
JPH06112491A JP5144582A JP14458293A JPH06112491A JP H06112491 A JPH06112491 A JP H06112491A JP 5144582 A JP5144582 A JP 5144582A JP 14458293 A JP14458293 A JP 14458293A JP H06112491 A JPH06112491 A JP H06112491A
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Abstract

(57)【要約】 【目的】 基板本体が充分に薄い２重ゲート薄膜または
ＳＯＩのＭＯＳＦＥＴ素子を提供する。 【構成】 Ｓｉ層１０４、１０６の間に挾まれた比較的
薄いＳｉＧｅ層１０２から成り、絶縁基板上にＳｉＧｅ
とＳｉの層が形成され、ドーピングによりソース１１６
とドレイン１１８の領域が形成されてチャネル領域が画
成される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般的には半導体素子
とその製造に関し、特に薄膜トランジスタ（ＴＦＴ）ま
たはＳＯＩ（semiconductor-on-insulator）電界効果ト
ランジスタに関する。
【０００２】
【従来の技術】現在、高密度（チップ当たり４メガバイ
ト（Ｍｂ）を超えるデータ記憶域）で高速なバイポーラ
相補形ＭＯＳ（ＢＩＣＭＯＳ）やＣＭＯＳスタティック
・ランダム・アクセス・メモリ（ＳＲＡＭ）には、２０
μｍ2 未満のメモリ・セル・サイズ、低待機電流、及び
低動作電圧でのセルの高安定性が求められる。薄膜トラ
ンジスタ（ＴＦＴ）は、密度、待機電流、セル安定性、
及びソフト・エラー耐性の各条件を満足するために、ポ
リシリコンの負荷抵抗に代わるメモリ・セル内の負荷素
子として提案された。しかし、従来のポリシリコンＴＦ
Ｔは、ポリシリコン粒子の大きさが限定されることか
ら、しきい電圧が高くて易動度が低く、従ってＯＮ電流
に乏しい。
【０００３】粒界散乱を最小にすることでＯＮ電流を改
良し、粒界における発生／再結合を少なくしてＯＦＦ電
流を最小にするために、アモルファス・シリコン（α−
Ｓｉ）層の再結晶によって形成される大きい粒子が用い
られている。（KinugawaらによるTFT（Thin Film Trans
istor）Cell Technology for 4Mbit and More HighDens
ity SRAMs、Tech．Dig．of 1990 VLSI Technol．Sym
p．：23-24（1990） 及びUemotoらによるHigh-Performa
nce Stacked-CMOS SRAM Cell by Solid PhaseGrowth Te
chniques、Tech Dig．of 1990 VLSI Technol．Symp．：
21-22（1990）を参照。）
【０００４】ポリシリコン層を薄くし、２重ゲート（上
部と下部）を用いることで、ＯＮ電流とＯＮ／ＯＦＦ電
流比が改良されている。（AdanらによるA Half-Micron
SRAMCell Using a Double-Gated Self-Aligned Polysil
icon PMOS Thin FilmTransistor（TFT）Load、Tech．Di
g．of 1990 VLSI Technol．Symp．：19-20（1990）及び
HashimotoらによるThin Film Effects of Double-Gate
PolysiliconMOSFET、Ext．Abst．of 22nd Conf．on Sol
id St．Dev．and Mat．：393-396（1990）を参照。）し
かし、４Ｍｂ（またはそれ以上）の密度の高速（５ｎｓ
未満）ＳＲＡＭのＯＮ電流条件を、Ｓｉ ＴＦＴで満足
するのは困難である。易動度に制限があり、結晶粒度の
均一性を制御できないからである。望ましいＴＦＴはキ
ャリア易動度の高いＴＦＴである。
【０００５】このほか、ゲルマニウムなどの物質は、エ
ネルギ・バンド構造が異なるのでキャリア易動度が大き
い。このような大きいキャリア易動度が望ましいのは、
キャリア易動度が、最終的には素子のスイッチング速度
を決定するからである。スイッチングが高速であればそ
れだけ所与の素子が所与の時間単位で実行できる動作が
多くなる。
【０００６】合金層が充分に薄い限りは、Ｓｉ基板上に
シリコン・ゲルマニウム（ＳｉＧｅ）合金が成長でき
る。T．P．PearsallらによるEnhancement-and depletio
n-modep-channel GexSi1-x modulation doped FETs、IE
EE Electron Device Letters、EDL-7：308-310（1986）
及びR．C．TaftらによるFabrication of a p-channelBI
CFET in the GexSi1-x/Si system、International Elec
tron Device Conf．Digest：570-573（1988） を参照さ
れたい。Ｇｅ結晶の格子間隔はシリコン結晶の格子間隔
よりも大きいので、ＧｅとＳｉの合金を含む層は、成長
時にひずみを被る。Ｇｅ結晶格子は圧縮され、いわゆる
疑似形態層を作る。K．CasperによるGrowth Impropriet
ies of Si/SiGe Suparlattices、MSS-II Proceedings、
Kyoto、Japan：page 703 （September 1975）、D．V．L
angによるMeasurement of theBand Gap of GexSi1-x/Si
Strained Layer Heterostructures、AppliedPhysics L
etters、47：page 1333（1985）を参照されたい。この
ような被ひずみ層がある場合、原子と正孔の２次元ガス
層が形成されることを、いくつかの研究グループが実証
している。最近の発見では、ＳｉとＧｅの合金から形成
された層は、純粋シリコンよりも正孔の易動度が大き
い。P．J．WangらによるTwo-dimensional hole gas in
Si/Si0.85 Ge0.15/Si modulation-doped doubleheteros
tructures、Appl．Phys．Lett．Vol．54、No．26：page
2701（1989）を参照されたい。
【０００７】上述の系では、重正孔バンドに対して、軽
正孔バンドのエネルギを減少させる合金層内のひずみに
よって、正孔易動度を高めることが可能である。そのよ
うな系の場合、伝導バンドと価電子バンドの不連続性
は、ＩＩＩ−Ｖ族化合物に比べて小さい。また、Ｓｉの
ショットキー障壁が低いため、PearsallらによるＭＯＤ
ＦＥＴ素子は実用化できない。これは、特に室温でのゲ
ート漏れ電流が多いからである。
【０００８】欧州特許第０３２３８９６ＡＺ号は、従来
のＭＯＳＦＥＴ素子にＳｉ合金に９０％乃至１００％の
Ｇｅを加えて形成されたＧｅチャネル領域を導入してい
る。チャネルは対称型である。チャネルの各エッジに
は、Ｓｉ合金内の９０％乃至１００％のＧｅから周囲の
純粋Ｓｉ領域への同一の遷移領域がある。各チャネル・
エッジに、ＳｉとＧｅの間の周知の格子ミスマッチ
（４．０％）を受容する段階的変調領域が設けられる。
この構造では、この層の格子定数とＳｉ基板のそれとの
ミスマッチが大きいので、平方センチメートル当たり１
０9 を超える欠陥が生じる。このような欠陥がキャリア
易動度を制限することは周知のとおりである。
【０００９】こうした機械的な要因とは別に、チャネル
のＧｅプロファイルは、従来技術のように対称型であ
り、ほとんどがＧｅの領域全体にわたって均一である。
そこで、このチャネルのエッジには、２つのアクティブ
・トランスポート領域が、１つはＳｉ基板から９０％乃
至１００％Ｇｅのチャネルへの遷移領域に、１つは素子
表面の純粋Ｓｉに戻る遷移領域に形成される。トランス
ポート領域は各々、Ｇｅの台形の各エッジを中心にして
２次元正孔ガスを含む。正孔ガスは各々、一定空間に広
がり、キャリアの半数が、各台形エッジを超えて伸びた
欠陥のある遷移領域に重なる。これは、これら欠陥領域
に存在するキャリアの易動度も損なう。また、これと等
しく重要なことは、Ｇｅ含有量が少ない領域を正孔が移
動する時に、従来のＳｉＧｅチャネルＭＯＳＦＥＴの設
計に見られるように、正孔の易動度が減少することであ
る。
【００１０】米国特許出願第３５１６３０号（1989年5
月15日出願） のＭＯＳＦＥＴは、Ｓｉ基板上にＳｉＧ
ｅチャネル層を成長させており、Ｓｉキャップ層がチャ
ネル層から２酸化Ｓｉ絶縁層を分離する。適度な電圧を
印加すれば、ＳｉＧｅ合金層とＳｉキャップ層の界面
に、易動度が高い電荷キャリア領域が生じる。この領域
は２次元の電子または正孔のガスを含む。それまでの素
子のようにＳｉ／ＳｉＯ2ではなく、ＳｉＧｅ／Ｓｉ界
面に電子または正孔のガスを形成することによって、界
面散乱がなくなるか、または減少する。易動度が高い電
荷キャリア領域は、ゲート（Ｓｉ／ＳｉＧｅ界面）に出
来るだけ近接されるので、キャパシタンスが最大になり
素子性能が向上する。しかし、キャリア易動度は、実際
にはゲートに最も近いところで最低である。従って、キ
ャパシタンスと易動度の両方に正比例する示性数である
素子の相互コンダクタンスは、最適化されない。更にま
た、この初期の文献に述べられているチャネル領域は、
あらゆる従来の素子と同様に対称型である。このような
対称構造でＳｉとＳｉＧｅの領域の間に急激な遷移が生
じると、多くのキャリアがチャネル領域の外側に移動す
る。
【００１１】米国特許出願第６３９６２５号（1991年1
月10日出願）、"A Graded ChannelField Effect Transi
stor"は、段階的変調半導体合金チャネル層を持つＭＩ
ＳＦＥＴを示している。段階的変調により、相互コンダ
クタンスが最適化されるチャネル層内の場所に電荷キャ
リアが位置づけられる。ＭＩＳＦＥＴは、基板上に第１
半導体物質と第２半導体物質との合金の被ひずみ疑似形
態エピタキシャル・チャネル層を含む。合金中の第２半
導体物質の割合（パーセント）は、チャネル層内で単一
ピーク・パーセント・レベルまで段階的に変調され、チ
ャネル層内のキャリアの位置がこのピーク・パーセント
・レベルに一致する。チャネル層上には、第１半導体物
質のエピタキシャル・キャップ層が配置され、キャップ
層上にゲート絶縁層が配置される。ゲート絶縁層上には
ゲート電極が配置され、キャップ層とゲート電極の反対
側のチャネル層内にソースとドレインの領域が形成され
る。ＭＩＳＦＥＴの１実施例では、Ｓｉ基板上のＳｉＧ
ｅ合金からチャネル層が形成される。
【００１２】チャネル・プロファイルは、チャネル層内
の電荷キャリアの位置を制御するために段階的に変調さ
れ、相互コンダクタンスが最大になる。段階的変調によ
り電界が作り込まれ、これがチャネル内の所望の位置へ
キャリアを駆動する。この段階的変調合金チャネルＭＩ
ＳＦＥＴにより、第２半導体物質の単一ピーク・パーセ
ント・レベルの位置にトランスポート領域が１つしか形
成されないので、これまでの素子に形成される２つのア
クティブ・トランスポート領域の問題が回避される。
【００１３】また、従来のＳｉＧｅチャネル素子では、
ＳｉとＳｉＧｅのバンド・オフセットが小さいので、そ
の界面に形成される２次元正孔ガスが、易動度が低いＳ
ｉ層にまで漏れ出る。この問題はＭＩＳＦＥＴの場合、
すべての正孔ガスまたは、ほぼすべての正孔ガスを易動
度が比較的高いＳｉＧｅチャネル内に維持するために、
キャリアをこの界面から離して位置づけることによって
回避できる。チャネル内のキャリアの位置は、ＳｉのＧ
ｅ濃度を最大値まで段階的に変調し、その最大値をチャ
ネル内の任意の場所で、いずれかの界面から離れたとこ
ろに位置づけることで制御することができる。最大濃度
点がキャリアの位置を決定する。チャネル内のある位置
は所望の素子特性に依存するという。
【００１４】ＭＩＳＦＥＴ素子では、キャリアがチャネ
ル層の下に位置づけられる変調ドーピング方式も用いら
れる。まず、その場でドープされた狭いボロン層が成長
させられる。低温エピタキシできわめて正確に制御でき
る総ドープ量は、素子のしきい電圧を決定する。ドープ
された層は、ドープされていない小さいスペーサによっ
てＳｉＧｅチャネルから分離され、ＳｉＧｅチャネル内
の正孔からイオン化アクセプタが物理的に分離される。
厚いスペーサでは、有害な寄生基板チャネルが生じるこ
とがある。
【００１５】キャリアはＭＩＳＦＥＴのチャネル領域の
ドーピングを変化させることによって、イオン化原子か
ら物理的に隔離され、これによりキャリア濃度が大きく
なり、イオン化不純物の散乱はごくわずかになる。従っ
て均一にドープされたＳｉＧｅ ＭＯＳＦＥＴに比較し
て、易動度が高くなる。ドーパントはＭＯＤＦＥＴやＢ
ＩＣＦＥＴのようにＳｉＧｅチャネルの上ではなく下に
位置づけることによって、素子の製造時にＳｉキャップ
層が薄くなっても、全体的なドーピングは影響を受け
ず、従って、しきい電圧も影響を受けないので、プロセ
スの対応性が大幅に改良される。均一にドープされたＳ
ｉＧｅ ＭＯＳＦＥＴに比較すると、変調ドープされた
素子の寄生表面チャネルは、Ｓｉキャップ厚みに従って
プロセス変数に依存する度合いがごくわずかである。変
調ドープされた素子は、均一なＳｉＧｅ ＭＯＳＦＥＴ
に比べると、ＳｉＧｅチャネル内のキャリアの比率を、
表面と基板の両方の寄生チャネル内で最大にする。ただ
しＭＩＳＦＥＴはバルクＳｉ素子である。
【００１６】
【発明が解決しようとする課題】ＭＩＳＦＥＴ素子それ
自体とその処理は、薄膜素子に直接適用するには適して
いない。従って、ＴＦＴ素子に変調ドープされたＭＩＳ
ＦＥＴの動作上の利点を加えるのが望ましく、また、こ
れは高密度メモリなどに組込むことができる。
【００１７】本発明は、高密度メモリなどに組込まれる
ＴＦＴ ＭＯＳＦＥＴまたはＳＯＩＭＯＳＦＥＴ素子と
その製造方法を提供して、高速スイッチング、極めて高
いＯＮ電流、及び大きいＯＮ／ＯＦＦ電流比を実現する
ものである。
【００１８】
【課題を解決するための手段】本発明の実施例は、Ｓｉ
層の間に挾まれた比較的薄いＳｉＧｅ層から成る。Ｓｉ
ＧｅとＳｉの層は、絶縁基板上に形成され、ドーピング
によりソースとドレインの領域が形成されてチャネル領
域が画成される。
【００１９】ＳｉＧｅ層は、Ｓｉ上に疑似結晶形態的す
なわち仮像的（pseudomorphic） に成長されるので圧縮
ひずみを受ける。ＳｉＧｅ内の価電子バンドの上側エッ
ジは、ひずみのため、Ｓｉ層の価電子バンドの上側エッ
ジの上に配置される。ひずみを受けるＳｉＧｅ内の正孔
キャリアは低エネルギ状態になる。同様の効果は、Ｓｉ
格子が引張ひずみを受けてＳｉＧｅ上に成長する時の電
子にも生じる。
【００２０】ＳｉＧｅ層とＳｉ層のＴＦＴ本体全体の厚
みは縮小される。縮小されたこの基板の厚みと、上述の
ように得られるバンド構造により、正孔が自動的にＳｉ
Ｇｅ層に閉じ込められる。ＳｉＧｅチャネル内を流れる
キャリアは、２つのゲート電極を、１つはチャネル上
に、１つはチャネル下に配置して相互コンダクタンスを
最適化することによって、大幅に増加する。ゲート／チ
ャネル間キャパシタンスは、非埋め込み型チャネル素子
よりも小さい、これは、キャリア・フローがゲート電極
から離れたところで生じるからである。これはまた、ゲ
ート絶縁物の絶縁破壊を防ぐうえで有効である。
【００２１】ゲート・バイアスがゼロの時、ＳｉＧｅチ
ャネルは小数電流キャリアが完全になくなり、ソースと
ドレイン間にごく小さい電流が流れただけでオフにな
る。ゲート・バイアスが負の方向に増加すると、小数キ
ャリアが蓄積し始め、易動度が高いＳｉＧｅ層内に閉じ
込められ、正孔電流は従来のＳｉ ＴＦＴよりも多くな
る。
【００２２】小数キャリアの一部がＳｉＧｅチャネル層
に残り、ＳｉＧｅ内のキャリアの易動度は、バルクＳ
ｉ、或いはＳｉＯ2 ／Ｓｉ界面の１千倍も高くなるの
で、ゲート・バイアスが高くても導電度を改良すること
ができる。
【００２３】従って、本発明の２重ゲートＴＦＴでは、
キャリアがＳｉＧｅチャネル層に自動的に閉じ込められ
るので、従来のバルクＳｉＧｅ ＭＩＳＦＥＴ素子のよ
うな変調ドーピングとチャネルの段階的変調の必要がな
くなる。ただしチャネルの段階的変調は、本体の厚みが
最小でない場合はキャリアの閉じ込めに効果的に利用す
ることができる。
【００２４】
【実施例】本発明の対象は、合金チャネルまたは段階的
変調合金チャネルを有する薄膜電界効果トランジスタ
（ＴＦＴ）である。本発明は、ＳｉもしくはＧｅ、また
はＩＩＩ−Ｖ／ＩＩ−ＶＩ族の物質で実現することがで
きる。便宜上、本発明は絶縁基板上のＳｉＧｅ系物質に
ついて説明するが、当業者には明らかなように、ＩＩＩ
−Ｖ／ＩＩ−ＶＩ族でも、ここに述べる本発明を実現す
ることができる。
【００２５】ここで述べる基本概念の詳細については、
S．M．SzeによるPhysics ofSemiconductor Devices、Jo
hn Wiley & Sons、Inc．、New York、（1981） 及びSem
iconductor Devices、Physics and Technology、John W
iley & Sons、 Inc．、New York、（1985）を参考にさ
れたい。
【００２６】図１は、本発明のＳｉＧｅ ＴＦＴ１００
の断面図である。ＳｉＧｅ ＴＦＴ１００のＳｉＧｅチ
ャネル１０２（４ｎｍ乃至１０ｎｍ、好適には５ｎｍ
で、Ｇｅ濃度は約１０％乃至約５０％、好適には２０％
乃至４０％）は、薄い（１ｎｍ乃至５ｎｍ、好適には３
ｎｍ）２つのＳｉ層１０４、１０６の間に挾まれる。Ｓ
ｉ層１０４は、上部チャネル層または第１スペーサ層と
も呼ばれ、Ｓｉ層１０６は、基板チャネル層または第２
スペーサ層とも呼ばれる。上部と下部で対になったゲー
ト電極１０８、１１０は、チャネル内のキャリアの変調
に従ってこれまでの方法でトランジスタをオン／オフす
るのに用いられる。（"上部"、"下部"はあくまで説明の
便宜を考慮した表現である。）高品質の２酸化シリコン
（ＳｉＯ2）ゲート絶縁体１１２、１１４は、約１０ｎ
ｍ未満またはそれに等しい厚みに被着または熱成長させ
られる。
【００２７】図１にはまた、高導電率のソースとドレイ
ンの領域１１６、１１８が示されている。１実施例で
は、ソースとドレインの領域１１６、１１８が、チャネ
ル領域をマスクしてＳｉ／ＳｉＧｅ／Ｓｉ層をｐ+ ドー
プすることによって形成される。ゲート１０８、１１０
とソース、ドレイン領域１１６、１１８との接続及びバ
イアスの印加は、当業者には周知の従来の方法で行なわ
れる。
【００２８】ＳｉＧｅチャネル１０２とＳｉ層１０４、
１０６は、ソース、ドレイン領域１１６、１１８の間に
横方向に効果的に挾まれるため、これらの領域と連続し
ているとみることができる。ＳｉＧｅチャネル１０２は
Ｓｉ層１０４、１０６に縦方向に効果的に挾まれる（図
１参照）。Ｓｉ層１０４、１０６もソース、ドレイン領
域と連続とみることができる。ＳｉＧｅチャネルとＳｉ
層１０４、１０６は、ゲート絶縁体１１２、１１４によ
って厚み方向（図１乃至図３の垂直方向）に効果的に挾
まれる。後者の組合わせは、ゲート電極１０８、１１０
によって厚み方向に効果的に挾まれる。
【００２９】ＳｉＧｅ ＴＦＴ１００を支持する基板は
図１には示していない。ＳＯＩ実施例の場合、基板は酸
化物、サファイア、ダイヤモンドなどの絶縁基板であ
る。ＴＦＴ実施例の場合はＳｉを基板にすることもでき
る。また、本発明のＳＯＩ ＭＯＳＦＥＴまたはＴＦＴ
ＭＯＳＦＥＴを積層することで、複数の集積回路が形
成できる。その場合、ＳＯＩ ＭＯＳＦＥＴまたはＴＦ
Ｔ ＭＯＳＦＥＴ自体を、別に積層されたＳＯＩ ＭＯ
ＳＦＥＴやＴＦＴ ＭＯＳＦＥＴ用の基板として用いる
こともできる。
【００３０】ＳｉＧｅチャネル１０２は、ゲート・バイ
アスがゼロの時、小数電流キャリア（正孔）が完全にな
くなり、ソース１１６とドレイン１１８間にごく小さい
電流が流れるだけでオフになる。ゲート・バイアスが負
の方向に増加すると、小数キャリアが蓄積し始め、Ｓｉ
Ｇｅ／Ｓｉ界面付近の易動度が高いＳｉＧｅ層内に閉じ
込められ、正孔電流は従来のＳｉ ＴＦＴよりも大きく
なる。
【００３１】小数キャリアの一部分がＳｉＧｅチャネル
層１０２に残り、ＳｉＧｅ内のキャリアの易動度は、バ
ルクＳｉ、或いはＳｉＯ2 ／Ｓｉ界面の１千倍も高くな
るので、ゲート・バイアスが高くても導電度を改良する
ことができる。
【００３２】更に、ＴＦＴ本体全体の厚みが縮小されれ
ば、小数キャリアの大部分はＳｉＧｅチャネル層１０２
に自動的に閉じ込められ、極めて大きいＯＮ電流が生じ
る。ここでいう"ＴＦＴ本体全体の厚み"は、ゲート絶縁
体１１２、１１４に挾まれた半導体層の総厚みである。
【００３３】例えば図１で、本体全体の厚みは、層１０
２、１０４、１０６の厚みの組合わせである。"縮小さ
れた"層１０２乃至１０６の代表厚みは、ＳｉＧｅ層１
０２で約５ｎｍ、Ｓｉ層１０４、１０６で約２ｎｍ乃至
３ｎｍである。ＴＦＴ本体全体の厚みを約２０ｎｍ未満
にするには、層１０２は約１０ｎｍ未満、層１０４、１
０６は約５ｎｍにする必要がある。
【００３４】Ｓｉ層１０４、１０６とＳｉＧｅ層１０２
の間のエネルギ・バンドの不連続性は、易動度が高いＳ
ｉＧｅ層１０２に小数キャリアを閉じ込めることで、Ｏ
Ｎ電流の増加に役立つ。一般にキャリアは、エネルギが
最低のところにとどまる傾向がある。バンドギャップが
比較的小さい物質は普通、Ｓｉ上に成長してひずみを受
けたＳｉＧｅ層の場合のように、低いエネルギ状態を与
え、ＳｉＧｅの価電子バンドのエッジは、Ｓｉに比べて
低いエネルギ状態を正孔に与える。（ＳｉＧｅの格子定
数はＳｉよりも大きいので、Ｓｉ上にＳｉＧｅを成長さ
せるには、ひずみを受けた層のエピタキシャル・プロセ
スが必要である。）
【００３５】キャリアをチャネルに閉じ込める本発明の
機能では、バンドギャップとバンド構造が大きな役割を
担う。正孔の易動度は、重正孔バンドに対して軽正孔バ
ンドのエネルギを減少させるＳｉＧｅ合金層内のひずみ
によって改良される。ＳｉＧｅによってひずみを被るＳ
ｉ層の場合、電子はＳｉの伝導バンド・エッジでエネル
ギ状態がＳｉＧｅ層に比べて低い。こうした不連続性
を、図５、図６のエネルギ・バンド図に示した。
【００３６】図５は、Ｓｉ上に成長したＳｉＧｅを示
す。ＳｉＧｅは圧縮ひずみを受ける（すなわちＳｉＧｅ
はＳｉに対して疑似形態である）。そのため価電子バン
ド（Ｅv ）がオフセットされる。オフセットが生じるの
は、ひずみを受けたＳｉＧｅのＥvがＳｉのＥvの上にあ
る部分である。このＥv オフセットは、ＳｉＧｅ／Ｓｉ
の各界面で生じる。図５は、キャリア（正孔）がＳｉＧ
ｅチャネルに閉じ込められたｐチャネルＴＦＴの例を示
す。
【００３７】図６は、ＳｉＧｅ上に成長したＳｉのバン
ド図である。Ｓｉは引張ひずみを受ける（すなわちＳｉ
はＳｉＧｅに対して疑似形態である）。そのため伝導バ
ンドと価電子バンドの両方がオフセットされる（各々Ｅ
c、Ｅv）。Ｓｉ層のＥc は、ＳｉＧｅのＥc に対して引
き下げられる。図６は、キャリア（電子）がＳｉチャネ
ルに閉じ込められたｎチャネルＴＦＴの例を示す。
【００３８】大きい価電子バンドの不連続性はまた、易
動キャリア全部をＳｉＧｅチャネルに閉じ込め（ｐチャ
ネル素子の場合）、いずれかの絶縁体／Ｓｉ界面の寄生
チャネル内のキャリアの流れを抑制するためには、チャ
ネルの上部と下部に望ましい性質である。
【００３９】ゲートの負電圧によって生じた電界は、Ｓ
ｉＧｅチャネル層１０２の多数の正キャリアを引きつけ
る。正キャリアまたは正孔のこの集中は、ＳｉＧｅチャ
ネルの厚みが減少するので２次元構造をとる。高易動度
チャネル内の正電荷キャリアは、ソース１１６とドレイ
ン１１８の間を事実上、２次元の方向に移動する。２次
元正孔ガスが形成される時、正孔ガスがゲートに可能な
限り近接するので、素子のキャパシタンスは最大にな
る。
【００４０】図２は、本発明のＳｉＧｅ ＴＦＴ２００
の第２実施例を示す。ＳｉＧｅ ＴＦＴ２００は、基本
的には背中合わせの２つのＳｉＧｅ ＴＦＴ ＭＯＳＦ
ＥＴであり、並列に動作する。ＳｉＧｅ ＴＦＴ２００
はまた、上部と下部のゲート１０８、１１０、ゲート絶
縁体１１２、１１４、及びｐ+ のソース、ドレイン領域
１１６、１１８から成る。２つのＳｉＧｅチャネル層２
０２、２０４は３つのＳｉ層２０６、２０８、２１０に
挾まれる。キャリアは、図１の素子と同様に、図２に示
す素子の動作時にＳｉＧｅ層２０２、２０４に閉じ込め
られる。図２に示した構造に関係する実施例の場合、層
２０２、２０４の厚みは約１０ｎｍ未満、層２０６、２
０８、２１０の厚みは約５ｎｍ未満である。１例とし
て、図２の素子の本体全体の厚みは、層２０２乃至２１
０全体の厚みであり、約３５ｎｍ未満である。別の実施
例として、本体全体の厚みを考慮して許容できる場合
は、層２０８を変調ドープすることでキャリアをチャネ
ル層２０２、２０４に閉じ込めやすくなる。
【００４１】上記とは別に、ＴＦＴ ＭＯＳＦＥＴ本体
全体は、上部と下部のＳｉ層を用いずにＳｉＧｅから形
成することができる。この第３実施例を図３に示した。
ＳｉＧｅ ＴＦＴ３００は、上部と下部のゲート１０
８、１１０、ゲート絶縁体１１２、１１４、及びｐ+ の
ソース、ドレイン領域１６６、１１８から成る。単一の
ＳｉＧｅチャネル層は参照符号３０２で示した。上部チ
ャネルと基板チャネルのＳｉ層は次の場合に省略でき
る。（１）ＳｉＧｅ層を熱酸化するのではなく、被着に
よって、高品質の絶縁体と絶縁体／ＳｉＧｅ界面が形成
できる。（２）高品質のアモルファスＳｉＧｅ層を被着
して、後に下部のＳｉシード層を用いずに再結晶化でき
る。図３の本体全体の厚みは、例えば層３０２だけで約
１０ｎｍ乃至５０ｎｍ、好適には２０ｎｍ未満である。
Ｇｅの割合（パーセント）をチャネル３０２の中央にお
ける１０％乃至５０％のピーク・レベルまで段階的に変
化させれば、薄い本体厚みによって得られる閉じ込めに
加えて、キャリアを閉じ込めやすくなる。
【００４２】ＳｉＧｅ ＳＯＩ ＭＯＳＦＥＴまたはＴ
ＦＴ ＭＯＳＦＥＴのしきい電圧は、ＴＦＴ本体のその
場ドーピングまたはイオン注入によって調整することが
できる。上部と下部のゲート電極はｎ+またはｐ+のポリ
シリコンである。図１のｐ型ＭＯＳＦＥＴと、ｎ+ 型ポ
リシリコンのゲート電極を例にあげれば、ボロン（ｐ型
不純物）のスパイク・ドーピングをＳｉＧｅ層１０２の
中央に位置づければ、しきい電圧が調整され、埋め込み
チャネル・モードのＦＥＴ動作でＯＮ電流が大きくな
る。これは特に、ＳｉＧｅのみによるエネルギ・バンド
の不連続性が、高伝導率のＳｉＧｅ層内にキャリアを閉
じ込めるには不充分な時に有益である。ただし、ＳＯＩ
本体全体の厚みを小さくすると共に２重ゲート電極構造
を採用することで、ＳｉＧｅ／Ｓｉチャネル境界に隣接
したＧｅの濃度を高めるためのスパイク・ドーピングと
段階的変調をなくせるので、ＳＯＩ実施例の方が望まし
い。ＳＯＩ本体全体の厚みを小さくすることは、薄いＳ
ｉＧｅチャネル層を意味する。
【００４３】更に、素子のしきい電圧は、ゲート電極の
仕事関数を変化させることによって調整できる。当業者
には周知のとおり、仕事関数値の範囲がｎ+ ポリシリコ
ンとｐ+ ポリシリコンの値の範囲である適当な物質（タ
ングステン、タングステン・シリサイドなど）が望まし
い。
【００４４】本発明は、拡張埋め込みチャネル素子とみ
ることができる。本発明による薄いＳＯＩ本体と２重ゲ
ート構造では、２つのゲートの仕事関数を変えるだけで
しきい電圧を簡単に調整できる。変調ドーピングがなく
ても、キャリアをチャネルに閉じ込めることによる高易
動度は保たれる。先に「従来技術」で述べたＭＩＳＦＥ
Ｔは、変調ドーピングがない場合には、キャリア（正孔
など）をチャネルに閉じ込めることができない。正孔
は、上部に漏れ出、易動度が低いＳｉチャネル層と"埋
め込み"ＳｉＧｅチャネルの効果はかなり小さくなる。
【００４５】本発明に従って作られた素子を動作させ、
或いは実現するためには、ソースとドレインの寄生接触
抵抗を低くする必要もあり、従ってＳＯＩ層全体の厚み
（すなわち絶縁基板上のすべてのＳｉ層とＳｉＧｅ層の
厚みの合計）を大きくしなければならない。しかしチャ
ネル層の厚みを大きくすると、キャリアを高易動度チャ
ネルに自動的に閉じ込める機能が働かなくなることがあ
る。そこで、厚い素子に関しては高易動度チャネルを段
階的に変化させることで、キャリアを閉じ込めやすくな
り、全体性能を改良することができる。例えば２重ゲー
トｐチャネルＴＦＴの場合、ＳｉＧｅチャネルの中央で
Ｇｅのピーク濃度を得るのが望ましい。
【００４６】図１の構造は、図４の流れ図のステップ４
０２乃至４２０に概略を示した代表的な方法に従って形
成することができる。ステップまたはブロック４０２に
示すように、最初に下部ゲート電極１１０が形成され、
酸化物またはＳｉ基板上にポリシリコンまたは単結晶シ
リコンを用いてパターンが形成される。次に、ステップ
またはブロック４０４に示すように、ＳｉＯ2 など高品
質の下部ゲート絶縁体１１４がゲート電極と基板上に成
長または被着される。
【００４７】次に薄いアモルファスＳｉ層（下部チャネ
ル１０６を形成）がゲート絶縁体１１４上に被着され
る。層１０６は、後のＳｉＧｅ層を被着するためのシー
ド層としても機能する（ステップ４０６参照）。層１０
６は、いくつか利用できる低温ＬＰＣＶＤ（低圧化学的
気相成長）法などで被着することができる。層１０６の
低温再結晶化を行なえば、この点で極めて大きい粒子を
形成することができる。ＵＨＶ／ＣＶＤシステムで被着
されたα−Ｓｉでは比較的良好な再結晶が得られる。
【００４８】ＳｉＧｅ ＴＦＴ１００のチャネル全体
（例えば層１０２乃至１０６から成る）が単結晶である
薄いＳＯＩの実施例では、ウエハ・ボンディングと研磨
またはエッチバックのプロセスにより、絶縁体（または
Ｓｉ）基板上に、下部ゲート電極１１０、ゲート酸化物
１１４、及び単結晶層１０６が形成できる。（Horie ら
によるFabrication of Double-Gate Thin-Film SOI MOS
FETs Using WaferBonding and Polishing、Technical D
igest of the 1991 Solid State Deviceand Materials
Conference、Yokohama、Japan：165-167を参照。）層１
０６は（後の層１０２、１０４を疑似形態としてエピタ
キシャル成長させるためのシードとして）、これまでの
酸化／エッチング法によって所望の値（５ｎｍ以下な
ど）まで薄くすることができる。
【００４９】ＳｉＧｅチャネル層１０２は次に、疑似形
態の単結晶構造を保つのに充分な薄さに成長させられ
る。チャネル層１０２の厚み範囲は１０ｎｍ乃至５０ｎ
ｍである。上部Ｓｉ層１０４は、ステップ４０８に示す
ようにＵＨＶ／ＣＶＤまたは他のＳｉＧｅ／Ｓｉエピタ
キシ法によって形成される。層１０２乃至１０６の再結
晶化は必要に応じて行なえる（ステップ４１０参照）。
ＳｉとＳｉＧｅの層は、ＵＨＶ／ＣＶＤ時に個々にその
場でドープすることで、上部と下部の素子のしきい電圧
を調整することができる。次にステップ４１２のよう
に、上部ゲート絶縁体１１２が成長または被着される。
上部と下部のＳｉ層は、ＳｉＯ2 ゲート絶縁体とチャネ
ルとの間に高品質の界面を保つために用いられる。次に
上部ゲート電極１０８が形成されパターニングされる
（ステップ４１４参照）。上部ゲート電極１０８はポリ
シリコンまたは単結晶である。
【００５０】次にソース／ドレイン拡散領域１１６、１
１８とゲートが、自己整合型イオン注入によってドープ
され、これに熱アニール処理が続く。これらのステップ
はブロック４１６に示した。ステップ４１８のように、
ソース、ドレイン、及び上部ゲート上には、必要な自己
整合型シリサイドを形成することができる。最後に、Ｓ
ＯＩ ＭＯＳＦＥＴまたはＴＦＴ ＭＯＳＦＥＴが従来
の方法で不動態化され接続される（ステップ４２０）。
【００５１】薄いＳｉシード層（下部チャネル１０６）
は、化学作用を変えることで（例えば、酸素を供給する
ガス源をオフにする）、ＣＶＤ酸化物の被着直後にα−
Ｓｉを被着することによっても形成できる。例えばＬＰ
ＣＶＤは、シラン＋酸素（酸化物被着）をシランのみ
（Ｓｉ被着）に切り替えることができる。
【００５２】本発明のＳＯＩ ＭＯＳＦＥＴまたはＴＦ
Ｔ ＭＯＳＦＥＴは、高速（４ｎｓ乃至５ｎｓ未満）高
密度（≧４Ｍｂ）のＳＲＡＭや高性能ＳＯＩロジック素
子をはじめ、ＭＯＳＦＥＴに適した現在及び将来の多数
の用途に利用することができる。
【００５３】厚いチャネル領域を持つＭＯＳＦＥＴが必
要な用途では、ＳｉＧｅ合金チャネル層のＧｅの割合
（パーセント）が、単一ピーク・パーセント・レベルま
でチャネル層内で段階的に変えられる。チャネル層内の
キャリアの位置は、このピーク・レベルに一致する。こ
れによりＳｉＧｅチャネル層は、相互コンダクタンスを
最大にするようにされたＧｅプロファイルで形成され
る。このＧｅプロファイルにより、キャリアをチャネル
内の所望の位置に置く電界が作り込まれる。Ｇｅはピー
ク値で約５０％以下である。通常、この割合は２０％乃
至４０％の範囲である。Ｇｅの最大比は好適には約３０
％である。
【００５４】
【発明の効果】キャリアがＳｉＧｅチャネル層に自動的
に閉じ込められるので、従来のバルクＳｉＧｅ ＭＩＳ
ＦＥＴ素子のような変調ドーピングとチャネルの段階的
変調の必要がなくなる。従って、本発明による素子は、
高密度メモリなどに組込むことができ、また高速スイッ
チング、極めて高いＯＮ電流、及び大きいＯＮ／ＯＦＦ
電流比を実現するものである。
【図面の簡単な説明】
【図１】本発明のＳｉＧｅ ＴＦＴの断面図である。
【図２】本発明のＳｉＧｅ ＴＦＴの第２実施例の断面
図である。
【図３】本発明のＳｉＧｅ ＴＦＴの第３実施例の断面
図である。
【図４】図１のＳｉＧｅ ＴＦＴを製造する方法の流れ
図である。
【図５】Ｓｉ上の疑似形態ＳｉＧｅのエネルギ・バンド
の図である。
【図６】ＳｉＧｅ上の疑似形態Ｓｉのエネルギ・バンド
の図である。
【符号の説明】
１００ ＳｉＧｅ ＴＦＴ １０２ ＳｉＧｅチャネル層 １０４、１０６ Ｓｉ層 １０８、１１０ ゲート電極 １１２、１１４ ゲート絶縁体 １１６ ソース １１８ ドレイン
フロントページの続き (72)発明者 バーナード・エス・メイヤーソン アメリカ合衆国10598、ニューヨーク州ヨ ークタウン・ハイツ、カリフォルニア・ロ ード 235 (72)発明者 ヤン−チェン・サン アメリカ合衆国10536、ニューヨーク州カ トナ、アン・チャンバーズ・レーン 29

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】絶縁基板と、 （ａ）第１所定値の第１価電子バンド・エッジ、 （ｂ）第２所定値の第１伝導バンド・エッジ、 のいずれかを有する、上記基板上の第１半導体物質層
    と、 （ａ）上記第１値よりも小さい第３所定値の第２価電子
    バンド・エッジ、 （ｂ）上記第２値よりも大きい第４所定値の第２伝導バ
    ンド・エッジ、 のいずれかを有し、上記第１層を挟む、上記基板上の半
    導体物質の第２及び第３の層と、 ドーパント濃度が高く、各々ソース、ドレインとして機
    能する、上記第１乃至第３の層内に形成された第１及び
    第２の半導体領域と、 少なくとも上記第１乃至第３の層を挟むことにより本体
    の厚みを決定する第１及び第２の絶縁層と、 少なくとも上記第１及び第２の絶縁層と上記第１乃至第
    ３の層との組合わせを挟んで、上記第１層内の上記第１
    及び第２の領域の間のキャリアの変調を制御する第１及
    び第２のゲート電極とを含み、 上記本体の厚みが、動作時に上記第１層にキャリアがほ
    ぼ閉じ込められるのに充分な薄さである、 キャリア変調用薄膜半導体素子。
  2. 【請求項２】上記第１層がＳｉＧｅであり、上記第２及
    び第３の層がＳｉである、請求項１記載の半導体素子。
  3. 【請求項３】絶縁物質の基板と、 上記絶縁基板上に配置された第１ゲート電極と、 上記第１ゲート電極上に配置された第１ゲート絶縁層
    と、 上記第１ゲート絶縁層上に配置された第１半導体物質と
    第２半導体物質の合金のチャネル層であって、上記第２
    半導体物質の割合がピーク・レベルまで上記チャネル層
    内で段階的に変化することにより、上記チャネル層内の
    キャリアの位置が上記ピーク・レベルに一致するチャネ
    ル層と、 上記チャネル層上に配置された第２ゲート絶縁層と、 上記ゲート絶縁層上に配置された第２ゲート電極と、 上記チャネル層において上記ゲート電極の両側に形成さ
    れた１伝導型のソース及びドレインの領域とを含む、 薄膜電界効果トランジスタ。
  4. 【請求項４】上記合金内の上記第２半導体物質の上記ピ
    ーク・レベルが１０％乃至５０％の範囲にある、請求項
    ３記載のトランジスタ。
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