JPS60134481A - 半導体装置 - Google Patents

半導体装置

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JPS60134481A
JPS60134481A JP58242019A JP24201983A JPS60134481A JP S60134481 A JPS60134481 A JP S60134481A JP 58242019 A JP58242019 A JP 58242019A JP 24201983 A JP24201983 A JP 24201983A JP S60134481 A JPS60134481 A JP S60134481A
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沢田　安史
Kiichi Kamiyanagi
喜一 上柳
Yoshifumi Katayama
片山　良史
Yasuhiro Shiraki
靖寛 白木
Makoto Morioka
誠 森岡
Takaro Kuroda
崇郎 黒田
Tomoyoshi Mishima
友義 三島
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明のへテロ接合を有する電界効果形トランジスタに
係わる。特に素子を集積する場合のようにエンハンスメ
ント・デプレション両タイプのトランジスタを同一基板
上に作り分ける場合に適する。
〔発明の背景〕
従来のへテロ構造を用いた電界効果形トランジスタは、
基本的に第１図、第２図に示したエネルギーバンド構造
、あるいはこれらの構造のうち２つの半導体層の位置を
入れ換えた構造を持っていた。各層の膜厚としては、一
般には禁制帯幅の狭い半導体層（１１）を０．５〜１．
０　μｍ程度、広い半導体層（１２）の膜厚を０．０５
〜０．１　μｍに選ぶ。担体の供給源が、第１図とはｎ
形ににドープした禁制帯幅の広い半導体層から、第２図
の装置の場合はソース電極から、という違いはあるもの
の、ともにヘテロ界面の禁制帯幅の狭い半導体層側に生
ずる三角ポテンシャル１５中に担体をとじ込め、純度の
高い層に、イオン化されたドナー不純物による散乱をほ
とんど感じない担体を走行させることによって高移動度
を得ている。（以下の説明では、禁制帯幅の広い半導体
としてＧａＡ　Ｑ　Ａｓを、禁制帯幅の狭い半導体とし
てＧａＡｓを例にして説明するが、他のへテロ接合を形
成する材料の組合せ、たとえばＡＱｙＧａＩ−ｙ　Ａｓ
−ＡＱｘＧａｌ−ＸＡｓ。
ＧａＡｓ　−Ａ　Ｑ　ＧａＡｓＰ　、　ＩｎＰ　−Ｉｎ
ＧａＡｓＰ　、　ＩｎＰ　−ＩｎＧａＡｓ　。
ＩｎＡｓ　−ＧｎＡｓＳｂ　、　ＩｎＧａＡｇ　−Ｉｎ
Ａ　Ｑ　Ａｓ等においても同等である。） しかしながらトランジスタ動作をさせる場合、第１図の
装置はドナー不純物から担体が供給されてソース、ドレ
イン間が常に電子的に接続されているために１本質的に
ノーマリオンのデプレション形（以下り形と略記）で動
作し、第２図の装置は、ゲートに正電圧を印加した場合
にのみチャネルに担体が誘起されてソース、ドレイン間
が接続されるが、ゲートに電圧を印加しないときは、ソ
ース、ドレイン間が接続されていないために、本質的に
ノーマリオンのエンハンスメント形（以下Ｅ形と略記）
として動作する。したがって、集積化のためにＥ形とＤ
形の両方を同一基板に形成する場合、それぞれ工夫が必
要だった。
すなわち、第１図の装置の場合には、ｎ形にドープした
ＧａＡ　Ｑ　Ａｓ層（１２）の厚さを薄くしてＥ形を実
現する。Ｅ形になる理由は、ＧａＡ　Ｑ　Ａｓ層が薄く
なると、ショットキ接合を形成するためにＧａＡ　Ｑ　
Ａｓ層内に担体だけでは不十分で、ＧａＡｓ層内の担体
も使われるようになる。その結果、三角ポテンシャル内
に担体が消滅して、閾値電圧より大きい正電圧をゲート
に印加した場合にのみ担体が誘起されるので、Ｅ形の装
置となる。この場合、たとえばＧａＡ　Ｑ　Ａｓ層のド
ープ量が２　Ｘ　１０１８ｃｍ−”の場合、厚さが０．
０７　μｍでＤ形、０．０６　μｍでＥ形となる。した
がって、第１図の装置でＥ形とＤ形を作り分けるために
は、ＧａＡ　Ｑ　Ａｓ層の精密なエツチング技術が必要
であった。これは手数かががるとともに、膜厚方向にエ
ツチングを精度良く行わなければならないという困難が
生ずる。
また、第２図の装置においては、ノンドープのＧａＡ　
Ｑ　Ａ＋層にドナー不純物を導入して、担体をゲート直
下にチャネル部に誘起することで、Ｅ形をＤ形に変える
ことができる。ここでＧａＡａＡｓ層内にドナーとなる
不純物を導入するためには、拡散法、イオン打込法等の
技術が使用されるが、いずれの場合も不純物の膜厚方向
の分布は裾を引くために、ドナー不純物がＧａＡ　Ｑ　
Ａｓ層内だけでなく、ＧａＡｇ層にまで広がって担体の
移動度を下げてしまうという欠点があった。
また、第１図あるいは第２図のＧａＡｓ層とＧａＡ　Ｑ
　Ａｓ層の位置を入わ換えた逆構造の半導体装置におい
ても、Ｅ形、Ｄ形を作り分ける困難さは同等もしくはそ
れ以上である。そもそも第１図の逆構造においては、一
度この構造を形成した後でＧａＡｃＡｓ層の膜厚を薄く
することは不可能である。
以上のように、第１図、第２図、あるいはそれらの逆構
造の半導体装置において、それぞれ単純にそれらの構造
を形成して、その後Ｅ形とＤ形を作り分けて集積回路を
作ろうとすると困難が生ずるという欠点があった。
〔発明の目的〕
本発明の目的は前述のような欠点をなくし、簡単に同一
基板上にエンハンスメント形、デプレション形、両タイ
プの装置を形成する手段を提供することにある。
〔発明の概要〕
先に述べたようなＥ／Ｄ両タイプの作り分けの両 困難さを除くためには、あらかじめめタイプの装置を形
成しておいて、必要に応じてこれらを接続するようにす
れば良い。第３図に本発明のエネルギーバンド構造図を
示す。この構造によれば、高純度ＧａＡｓ（３１）　（
膜厚は０．３〜１．０　ｕｎ程度に選ばれる）はそれよ
り禁制帯幅の広い高純度ＧａＡ　Ｑ　Ａｓ　Ｍ　（３２
）とｎ形にドープしたＧａＡ　Ｑ　Ａｓ（３３）（各Ｇ
ａＡ　Ｑ　Ａｓ層の膜厚は０．０ｊ　〜り、１　μｎ程
度で選ばれる）ではさまれ、高純度ＧａＡｓ層の両側に
チャネルが形成される。ここで両側のＧａＡｃＡｓ層（
３２）、　（３３）のＡＱの組成は、必ずしも同じでな
くて良い。チャネル（３４）は第２図のような、ゲート
電圧（３６）に正電圧を印加したときに担体が誘起され
る。Ｅ形を構成し、チャネル（３５）は、ゲート電圧を
印加しなくてもドープしたＧａＡ　Ｑ　Ａｓ層（３３）
がら担体が供給されるためにＤ形のチャネルを形成する
。したがって、必要に応じて両タイプの素子を使い分け
れば良い。
第３図においては２つのチャネルに誘起される担体の制
御を同じ一つのゲートによって行ったが第４図のように
両側にゲート３６．３７を設けてそれぞれのチャネルの
担体を別々に制御することも可能である。
これらの構成においては、Ｅ／Ｄそれぞれの素子を別個
に取り出して使うことはもち論可能であるが、電極を共
通にして両側の素子を並列に接続して使うことができる
ので、素子の集積度が向上する。特に第４図の構造では
、別個に両チャネルの担体を制御できるので、集積度は
さらに向上する。
不 これまでは第３図、第４図の基液構造における効果のみ
を説明したが、以下に述べる各構造においても同様の効
果が得られる。
１）各半導体層の品質を向上させるために、高純度Ｇａ
Ａｓ層（０，１μｍ程度）もしくは高純度ＧａＡ　Ｑ　
Ａｓ層（０，１μｍ程度）もしくはそれらの両方層を基
板上に成長し、次いで第３図、第４図の半導体層を成長
した構造。
２）表面のＧａＡ　Ｑ　Ａｓ層（３２）の酸化を防ぐた
めに、０．０１　〜０．１　μｍ程度のＧａＡｓ層をＧ
ａＡ　Ｑ　Ａｓ層の上に設けた構造。
３）チャネル（３５）を走行する担体とｎ形にドープし
たＧａＡｓ層（３３）の中のドナー原子との距離をさら
に大きくして担体の移動度を上げるために、高純度Ｇａ
Ａｓ層（３１）とｎ形ＧａＡ　Ｑ　Ａｓ層（３３）の間
に高純度のＧａＡ　Ｑ　Ａｓ層の（６ｎｍ−２０ｎｍ程
度）をはさんだ構造。
４）上記１）〜３）の組み合せもしくはｌ）〜３）すべ
てを含んだ構造。
以上のように、第３図、第４図のような構成を用いれば
、エツチングの精密な制御を必要とせずに、Ｅ／Ｄ両タ
イプの素子を同一基板上に作製して使うことが可能であ
る。
〔発明の実施例〕
以下、本発明の実施例によって説明する。
実施例１ れるので、結晶成長は分子線エピタキシー法（以下ＭＢ
Ｅ法を表記）で行なった。
まず第５図（ａ）のように・ＭＢＥ法を用いて半絶縁性
ＧａＡｓ基板上（４０）に各層を成長する。各層の膜厚
は、基板側から順に、高純度ＧａＡｓ層（４１）　Ｏ、
ｔＺＡ　ｍ　ｗ高純度ＧａＡ　Ｑ　Ａｓ層（４２）　０
−１　ｐ　ｍ　ｔ　ｎ形ＧａＡｆｌｊｓ層（Ｓｉドープ
ｎ　＝　２　Ｘ　１０　”ｃｍ−’）　（４３）７０ｎ
ｍ高純度ＧａＡ　Ｑ　Ａｓ層（４４）　６　ｎ　ｍ　、
高純度ＧａＡｓ層（４５）０．５　μｍ、高純度ＧａＡ
　Ｑ　Ａｓ層（４６）６０ｎｍ。
ｎ形ＧａＡｓ層（Ｓｉドープｎ　＝　２　Ｘ　１０　”
　ＣＣｍ−３）（４７）２０ｎである。ここで基板側の
高純度ＧａＡｓ層（４１）と高純度ＧａＡ　Ｑ　Ａｓ層
（４２）は結晶品質を向上させるためのバッファ層で、
高純度ＧａＡａＡｓ層（４４）はスペーサ層、ｎ形Ｇａ
Ａｓ層は、ＧａＡ　Ｑ　Ａｓ層の酸化を防ぐための層で
ある。
形成した後、第５図（ｂ）図のようにダミーゲ−１〜を
マスクにしてＳｔをイオン打込み５１した。この時、Ｅ
形の素子の必要な場所にはソース、ドレイン電極のため
のオーミック電極を形成する時に、下のチャネルにまで
到達しないように浅くドナー原子をイオン打込みする。
ゲート電圧を印加したときに担体が誘起するのはゲート
直下の部分だけなので、このイオン打込みはセルファラ
イン的に行なう必要がある。一方、Ｄ形の素子のみが必
要なときには、Ｅ形の場所よりも大きな５ｉ０２をダミ
ーゲートとして下のチャネルにまで到達するように深く
イオン打込みすれば良い。後にゲート電極を形成すると
きにＥ／Ｄ両タイプとも同じ大きさのゲート電極を形成
すれば、ゲート電極とイオン部分に間隙ができてＤ形の
素子のみ取り出せる。
また、ゲート部分と間隙を作らないようにセルファライ
ン的に深く打込めば、上下のＥ、Ｄ両タイプの素子を並
列接続して使うことができる。したがってイオン打込み
は必要に応じて数回転なう。
第５図（ｂ）中、４９はＥタイプのチャネルを示してい
る。
従来の構造では、別々の場合にＥ、Ｄそれぞれの素子を
形成しておいて、後に配線で接続する必要があったが、
本発明では必要ない。
以上のように各素子に必要なイオン打込みをしてから、
アニールを行なって打込み原子を活性化した。この時、
ヘテロ界面のだれ、打込み原子の拡散等を極力防止する
ために、アニールは７５０℃のフラッシュアニールで行
なった。
次いで、Ａ　ｕ　／　Ｇ　ｅ　／　Ｎ　ｉを用いてソー
ス、ドレイン部にオーミック電極を形成し、またＴｉ／
Ｐ　ｔ　／　Ａ　ｕを用いてゲート電極を形成した後に
ＡＭを用いて各素子間の配線を行なった。
以上のように素子作成の際に、精密なエツチング技術を
必要とせず、イオン打込みはゲート直下のチャネル部分
には行なわないので、従来と比べて楽にしかも性能の劣
らないＥ／Ｄ両タイプの作り分けをすることができた。
また、縦方向に両チャネルを並列に接続することによっ
て集積度も従来より向上した。
実施例２ 第６図のゲート電極を両側に設けた場合の断面構造図を
示す。
基板側のゲート電極にはＳｎを２Ｘ　Ｌ　Ｏ”ａｎ−３
ドープしたｎ”ＧａＡｓ層（６１）を０．３　ｐｍの厚
さで半絶縁性ＧａＡｓ基板（４０）上にＭＢＥ成長した
後にノゞターニングして用いた。
パターニング後、以下の順で再び各層をＭ　Ｂ　Ｅ成長
した。（１）バリア層として用いる高純度ＧａＡ１２Ａ
ｓＮ（６２）０．０５　μｍ、　（２）Ｓ　ｉドープＧ
ａＡ　Ｑ　Ａｓ層（６３）０．０７　ａｍ、（３）高純
度ＧａＡ　Ｑ　Ａｓ層（６４）６　ｂ　ｎ、　（４）高
純度ＧａＡｓ層（６５）０．５　μｍ。
（５）高純度ＧａＡ　Ｑ　Ａｓ層（６６）０．０７　μ
ｍ、（６）酸化防止のためのＧａＡｓ層（６７）０．０
２　ｕｒｎ。
次に上側のゲート電極（６８）をタングステン・シリサ
イドを用いて形成し、これをマスクにして、上側のチャ
ネルのみ接続するように浅＜５ｉｔｒイオン打込みした
（（７１）の部分）。次にＳｉ０２によって上記の打込
みした部分を完全に覆い隠すようにマスクを形成して、
下のチャネルにまで届くように深くイオン打込みした（
　（７２）の部分）。
次にヘテロ界面をだれさせないように７５０℃でアニー
ルを行ない、イオン打込みした原子を活性化させた。こ
の後、Ａ　ｕ　／　Ｇ　ｅ　／　Ｎ　、ｉによってソー
ス・ドレイン電極用のオーシック電極を形成した。
このようにして形成して素子は、同一ケ所にＥ。
０両タイプの素子が形成でき、別個の制御でき乞ので、
従来より集積度は向上する。さらにＥ／Ｄの作り分けに
精密なエツチング技術は必要としな（）。
以上の実施例１，２２では、ＧａＡｓとＧａＡ　Ｑ　Ａ
ｓのへテロ界面を用いたが、他のへテロ接界を形成する
材料では同様の効果が得られることま言うまでもない。
たとえば、Ｇａ＋−ｘ　Ａ　Ｑ　Ｘ　Ａｓ　Ｇａ＋−ｙ
　Ａ　ｎ　ｙ　Ａｓ。
ＧａＡｓ　−ＧａＡＱＡｓＰ、　ＩｎＰ−ＩｎＧａＡｓ
Ｐ、　ＩｎＰ　−ＩｎＧａＡｓ　＋ＩｎＡｓ−ＧａＡｇ
Ｓｂ　、　ＩｎＧａＡｓ　−ＩｎＡ　Ｄ　Ａｓの化合物
半導体系等である。
〔発明の効果〕
以上述べたように、本発明によれば、 （１）Ｅ、０両タイプを作り分ける際に、精密なエツチ
ング技術を必要としない。
（２）イオン打込みはゲート直下のへテロ界面には行な
わないので、素子の性能がイオン打込みによって劣下す
ることはない。
（３）集積化においても、上下の２つの素子を同一ケ所
で使うことが可能なので、集積度は向上する等の効果が
得られる。
【図面の簡単な説明】
第１図、第２図は従来の半導体装置のエネルギーバンド
構荘図、第３図は本発明による半導体装置のエネルギー
バンド構造図、第４図は両側に制御電極をつけた場合の
本発明のエネルギーバンド構造図、第５図は本発明によ
るＩＣ作成の工程を示す断面図、第６図は本発明の実施
例を示す断面図である。 １１・・・禁制帯幅の狭い半導体層、１２・・・禁制帯
幅の広い半導体層、１３・・・ゲート電極、１４・・・
ドナー原子、１５・・・担体、１６・・・イオン化した
ドナー原子、３１−・・高純度ＧａＡｓ層、３２−・・
高純度ＧａＡ　Ｑ　Ａｓ層、３３・・・トナーをドープ
したＧａＡ　Ｑ　Ａｓ層、３４・・・エンハンスメント
形チャネル、３５・・・デプレション形チャネル、３６
．３７・・・ゲート電極、４Ｏ・・・半絶縁性ＧａＡｓ
基板、４１，４５−・・高純度ＧａＡｓ層、４２，４４
，４６−・・高純度ＧａＡ　Ｑ　Ａｓ層、４３−８ｉド
ープＧａＡ　Ｄ　Ａｓ層、４７・＝ＳｉＳｎドープＧａ
Ａｓ層、４８・Ｓｉ０□ダミーゲート、４９・・・Ｅタ
イプのチャネル、５０・・・Ｄタイプのチャネル、５１
・・・Ｓｉをイオン打込みした領域、６１・・・Ｓｎド
ープＧａＡｓ層、６２・・・タングステンシリサイド電
極、６３・・・Ｅタイプのチャネルにのみ接続するよう
にＳｔをイオン打込みした領域、６４・・・Ｄタイプの
チャネルにのみ７５Ｊｌ刀 ３３ 系ケｎ 第５ｎ Ｘ１面 第１頁の続き ０発　明　者　森　岡　誠　国分寺市東恋央研究所内 ０発明者　黒１）崇部　国分寺市競 央研究所内 Ｏ発明者　三島　友義　国分前布し 央研究所内

Claims (1)

    【特許請求の範囲】
  1. １．２つ以上から成る第１のオーミック性電極と少くと
    も１つの第２の制御用電極を有し、第１の半導体層の両
    側に第１の半導体層よりも禁制帯幅の広い第２．第３の
    半導体層を設けた層を基本として用いる半導体装置にお
    いて、基板に近い第２の半導体層にのみ不純物をドープ
    したことを特徴とする半導体装置。 ２、第１の半導体層と第２．第３の半導体層の間の２つ
    のへテロ界面に生ずるチャネル内の担体制御用電極を、
    それぞれ別個に第２．第３の半導体層の外側に設けたこ
    とを特徴とする特許請求の範囲第１項記載の半導体装置
    。
JP58242019A 1983-12-23 1983-12-23 半導体装置 Expired - Lifetime JPH0810751B2 (ja)

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DE3479845D1 (en) 1989-10-26
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