JPS63310025A - 命令処理装置 - Google Patents
命令処理装置Info
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- JPS63310025A JPS63310025A JP62145092A JP14509287A JPS63310025A JP S63310025 A JPS63310025 A JP S63310025A JP 62145092 A JP62145092 A JP 62145092A JP 14509287 A JP14509287 A JP 14509287A JP S63310025 A JPS63310025 A JP S63310025A
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- instruction
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/223—Execution means for microinstructions irrespective of the microinstruction function, e.g. decoding of microinstructions and nanoinstructions; timing of microinstructions; programmable logic arrays; delays and fan-out problems
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30145—Instruction analysis, e.g. decoding, instruction word fields
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は計算機の命令デコード部に係り、特に高速マイ
クロプロセッサのデコーダに好適な命令デコード方式に
関する。
クロプロセッサのデコーダに好適な命令デコード方式に
関する。
従来の装置は特公昭６２−１１７３４号公報に記載のよ
うに、命令レジスタから送出されたデータは単一の命令
デコーダへ入力され、デコードされていた。
うに、命令レジスタから送出されたデータは単一の命令
デコーダへ入力され、デコードされていた。
上記従来技術ではプロッサのマシンサイクルを短期した
場合のノイズに関して配慮されていない。
場合のノイズに関して配慮されていない。
すなわち、命令デコーダをＰＬＡで構成した場合に高速
動作を可能とするためには選ばれた積項線以外の電荷を
すべてディスチャージしてしまうＮ０Ｒ−ＮＯＲ型のＰ
ＬＡとしなければならないが、この場合、ＰＬＡの積項
線の充放電に伴う電流の最大値は高速化すると大きくな
り、電源にボテンシアルドロップが生じる。このボテン
シアルドロップはノイズとなり、誤動作の原因となるの
で、高速化の障害になるという問題があった。
動作を可能とするためには選ばれた積項線以外の電荷を
すべてディスチャージしてしまうＮ０Ｒ−ＮＯＲ型のＰ
ＬＡとしなければならないが、この場合、ＰＬＡの積項
線の充放電に伴う電流の最大値は高速化すると大きくな
り、電源にボテンシアルドロップが生じる。このボテン
シアルドロップはノイズとなり、誤動作の原因となるの
で、高速化の障害になるという問題があった。
本発明の目的は、性能を低下させることなく、このノイ
ズを緩和し、高速動作が可能な命令デコーダを実現する
ことにある。
ズを緩和し、高速動作が可能な命令デコーダを実現する
ことにある。
上記目的は、命令デコーダを飛下のように構成すること
により達成される。
により達成される。
すなわち、高速で小容量のデコーダと低速で容量のデコ
ーダとを設け、高速小容量のデコーダの出力のうちのひ
とつとして、そのデコーダではデコードできたことを示
す信号を含め、デコードできた場合には高速小容量のＰ
ＬＡの出力をデコーダの出力とし、デコードできなかっ
た場合には、低速デコーダを起動してその出力を結果と
する。
ーダとを設け、高速小容量のデコーダの出力のうちのひ
とつとして、そのデコーダではデコードできたことを示
す信号を含め、デコードできた場合には高速小容量のＰ
ＬＡの出力をデコーダの出力とし、デコードできなかっ
た場合には、低速デコーダを起動してその出力を結果と
する。
命令記憶部からはデータが高速デコーダの入力およびシ
フトレジスタへ送られる。高速デコーダは、このデータ
をｎサイクルかけてデコードし、一方シフトレジスタは
ｎ回データをシフトし、高速デコーダの出力が得られる
タイミングでシフトレジスタからデータが出力されるも
のとする。
フトレジスタへ送られる。高速デコーダは、このデータ
をｎサイクルかけてデコードし、一方シフトレジスタは
ｎ回データをシフトし、高速デコーダの出力が得られる
タイミングでシフトレジスタからデータが出力されるも
のとする。
高速デコーダの出力には、デコード結果の他に高速デコ
ードでデコードできたことを示す信号が少なくとも１本
官まれており、これが出力されたときは出力のセレクタ
は高速デコーダの出方を選択し、ｎサイクルで結果が得
られる。また、高速デコーダでデコードされたという信
号が得られなかった時には、出力のセレクタは転速デコ
ーダの出力を選択し、その状態が保持される。その間に
同信号によって低速デコーダに起動がかけられ、ｍ（好
ましくはｎ＋１）サイクルかけてデコードされる。この
場合はデコードにｎ＋ｍサイクルかかることになる。
ードでデコードできたことを示す信号が少なくとも１本
官まれており、これが出力されたときは出力のセレクタ
は高速デコーダの出方を選択し、ｎサイクルで結果が得
られる。また、高速デコーダでデコードされたという信
号が得られなかった時には、出力のセレクタは転速デコ
ーダの出力を選択し、その状態が保持される。その間に
同信号によって低速デコーダに起動がかけられ、ｍ（好
ましくはｎ＋１）サイクルかけてデコードされる。この
場合はデコードにｎ＋ｍサイクルかかることになる。
一方、これと並列してアドレス計算等の処理が行なわれ
ているが、この処理にｎ−ｍサイクル以上要するものは
低速デコーダで、それ以外は高速デコーダでデコードす
ることにすれば、性能は低下しない、また、高速デコー
ダの容量は小さいので、電流の最大値も小さく、ノイズ
を小さくできる。
ているが、この処理にｎ−ｍサイクル以上要するものは
低速デコーダで、それ以外は高速デコーダでデコードす
ることにすれば、性能は低下しない、また、高速デコー
ダの容量は小さいので、電流の最大値も小さく、ノイズ
を小さくできる。
以下、本発明の一実施例を第１図〜第５図にて説明する
。
。
第１図は、本発明による命令デコード部を示したもので
ある。構成要素は、内部及び／または外部の記憶装置、
または外部の処理装置等から送られた命令語を格納する
命令バッファレジスタＩＢＲ１２１、命令処理部制御の
ためのシーケンサＰＬＡ１０３゜１クロツクサイクルで
動作する高速命令デコーダＰＬＡＩＯＩ、 ２クロツク
サイクルで動作する低速命令デコーダＰＬＡ１０２．
ＰＬＡ１０２の入力のタイミングをあわせるためのシフ
トレジスタ１２２〜１２５およびＰＬＡＩＯＩと１０２
の出力を選択する５ＥＬ１２６である。
ある。構成要素は、内部及び／または外部の記憶装置、
または外部の処理装置等から送られた命令語を格納する
命令バッファレジスタＩＢＲ１２１、命令処理部制御の
ためのシーケンサＰＬＡ１０３゜１クロツクサイクルで
動作する高速命令デコーダＰＬＡＩＯＩ、 ２クロツク
サイクルで動作する低速命令デコーダＰＬＡ１０２．
ＰＬＡ１０２の入力のタイミングをあわせるためのシフ
トレジスタ１２２〜１２５およびＰＬＡＩＯＩと１０２
の出力を選択する５ＥＬ１２６である。
これ等は、好ましくはマイクロプロセッサの一部として
単一の半導体基体に形成される。 ＰＬＡ１０３は命令
処理部の制御信号Ａ０１１８を発生する。
単一の半導体基体に形成される。 ＰＬＡ１０３は命令
処理部の制御信号Ａ０１１８を発生する。
ＡＯ１１８には、命令処理部の処理が終了したことを示
す信号ＤＡＲＤＹ１１６が含まれており、この信号と命
令実行部の処理が終了したことを表わす信号ＥＸＥＮＤ
１１７から論理積１８７を用いて命令のデコード開始信
号ＰＬＡＯＮＩＩＩを生成する。ＰＬＡＩＯＩはＰＬＡ
ＯＮｌｌｌを受けたときのみ出力を変化させ、ＭＴＯＰ
１１３およびＰＬＡＨＩＴ１１９を発生する。命令がＰ
ＬＡＩＯＩでデコード可能な場合ＰＬＡＨＩＴ１１９が
アサートされ、この信号を受けるセレクタ５ＥＬ１２４
は出力信号ＭＴＯＰ１１５としてＭＴＯＰ１１３を選択
して出力する。ＰＬＡＩＯＩの出力は次に信号ＰＬＡＯ
ＮＩＩＩが入力されるまで変化しないので、出力信号Ｍ
ＴＯＰ１１５も変化しない。
す信号ＤＡＲＤＹ１１６が含まれており、この信号と命
令実行部の処理が終了したことを表わす信号ＥＸＥＮＤ
１１７から論理積１８７を用いて命令のデコード開始信
号ＰＬＡＯＮＩＩＩを生成する。ＰＬＡＩＯＩはＰＬＡ
ＯＮｌｌｌを受けたときのみ出力を変化させ、ＭＴＯＰ
１１３およびＰＬＡＨＩＴ１１９を発生する。命令がＰ
ＬＡＩＯＩでデコード可能な場合ＰＬＡＨＩＴ１１９が
アサートされ、この信号を受けるセレクタ５ＥＬ１２４
は出力信号ＭＴＯＰ１１５としてＭＴＯＰ１１３を選択
して出力する。ＰＬＡＩＯＩの出力は次に信号ＰＬＡＯ
ＮＩＩＩが入力されるまで変化しないので、出力信号Ｍ
ＴＯＰ１１５も変化しない。
一方、命令がＰＬＡＩＯＩでデコードできなく、そのま
ま出力される場合信号ＰＬＡ）ＩＩＴ１１９はネゲート
され、出力信ＭＴＯＰ１１５としてはＭＴＯＰ１１４が
選択される。
ま出力される場合信号ＰＬＡ）ＩＩＴ１１９はネゲート
され、出力信ＭＴＯＰ１１５としてはＭＴＯＰ１１４が
選択される。
ＰＬＡ）ＩＩＴ １１９は次にＰＬＡＯＮＩＩＩが変化
するまで値が保存されるので、ＰＬＡ１０２の起動信号
としてはＰＬＡＯＮＩＩＩをシフトレジスタ１２４．１
２５を用いてＰＬＡＨＩＴ１１９とタイミングを取り、
ＰＬＡＨＩＴ１１９の否定と論理積をとり（１２Ｂ）
ＰＬＡ１０２の起動信号ＰＬＡＯＮ１１２を発生する。
するまで値が保存されるので、ＰＬＡ１０２の起動信号
としてはＰＬＡＯＮＩＩＩをシフトレジスタ１２４．１
２５を用いてＰＬＡＨＩＴ１１９とタイミングを取り、
ＰＬＡＨＩＴ１１９の否定と論理積をとり（１２Ｂ）
ＰＬＡ１０２の起動信号ＰＬＡＯＮ１１２を発生する。
ＰＬＡ１０２はＰＬＡＯＮ１１２を受けた時のみシフト
レジスタ１２３のデータを入力として出力のＭＴＯＰ１
１４を変化させる。
レジスタ１２３のデータを入力として出力のＭＴＯＰ１
１４を変化させる。
ここで、ＰＬＡ１０３． ＰＬＡＩＯＩを駆動するクロ
ック２０１〜２０４は第２図に示した基本クロックに１
２０１ 、 ＮＫ１２０２．に２２０３． ＮＫ２２０
４であり、ＰＬＡＩＯｌを駆動するクロック２０５〜２
０８は低速ＰＬＡ用の特殊クロックＨ１２０５、ＮＫ１
２０２． Ｈ２２０７゜ＮＫ２０２である。したがって
、ＰＬＡＩＯｌの動作速度はＰＬＡＩＯＩのほぼ半分と
なる、ＰＬＡＯＮ １１１で得られてから出力信号ＭＴ
ＯＰ１１３が得られるまでに１サイクル（ｎ＝１）、出
力信号ＭＴＯＰ１１４が得られるまでには３サイクル（
ｍ＝ｎ＋１＝２）要する。
ック２０１〜２０４は第２図に示した基本クロックに１
２０１ 、 ＮＫ１２０２．に２２０３． ＮＫ２２０
４であり、ＰＬＡＩＯｌを駆動するクロック２０５〜２
０８は低速ＰＬＡ用の特殊クロックＨ１２０５、ＮＫ１
２０２． Ｈ２２０７゜ＮＫ２０２である。したがって
、ＰＬＡＩＯｌの動作速度はＰＬＡＩＯＩのほぼ半分と
なる、ＰＬＡＯＮ １１１で得られてから出力信号ＭＴ
ＯＰ１１３が得られるまでに１サイクル（ｎ＝１）、出
力信号ＭＴＯＰ１１４が得られるまでには３サイクル（
ｍ＝ｎ＋１＝２）要する。
第２図に動作の概要を示す、 ＰＬＡＯＮＩＩＩがアサ
ートされてから１サイクル後までにＭＴＯＰ１１３およ
びＰＬＡＨＩＴ１１９が確定する。これよりＰＬＡＯＮ
１１２が確定し、２サイクル後にＭＴＯＰ１１４が確定
する。
ートされてから１サイクル後までにＭＴＯＰ１１３およ
びＰＬＡＨＩＴ１１９が確定する。これよりＰＬＡＯＮ
１１２が確定し、２サイクル後にＭＴＯＰ１１４が確定
する。
ＭＴＯＰ１１５は、ＰＬＡＨＩＴ１１９がアサートされ
た時には、ＭＴＯＰ１１５ａのようになり、ＰＬＡＩ（
ＩＴ１１９がネゲートされた時にはＭＴＯＰ１１５ｂの
ようなる。
た時には、ＭＴＯＰ１１５ａのようになり、ＰＬＡＩ（
ＩＴ１１９がネゲートされた時にはＭＴＯＰ１１５ｂの
ようなる。
第３図の各部の動作タイミングを示す、パイプライン制
御を行なう機算機の命令処理部においてアドレス計算を
必要とする命令（ｎ −ｔ ｎ ＋ １＋ ｎ＋２）が
続いた時のものである。この場合、ＰＬＡＩＯｌでは命
令をデコードできないので、ＭＴＯＰ１１５が得られる
までに３サイクル要する。一方、アドレス計算の制御と
してＡＯ１１８を３サイクル発行するので、ＭＴＯＰ１
１５の低速性はその影にかくれて、性能は低下しない。
御を行なう機算機の命令処理部においてアドレス計算を
必要とする命令（ｎ −ｔ ｎ ＋ １＋ ｎ＋２）が
続いた時のものである。この場合、ＰＬＡＩＯｌでは命
令をデコードできないので、ＭＴＯＰ１１５が得られる
までに３サイクル要する。一方、アドレス計算の制御と
してＡＯ１１８を３サイクル発行するので、ＭＴＯＰ１
１５の低速性はその影にかくれて、性能は低下しない。
第４°図はアドレス計算を必要としない命令が続いた場
合のものである。この時はＰＬＡＩＯＩがヒツトするの
でＭＴＯＰ１１５は毎サイクルに得られる。
合のものである。この時はＰＬＡＩＯＩがヒツトするの
でＭＴＯＰ１１５は毎サイクルに得られる。
第５図は、さらにＭＴＯＰ１１５と命令実行部との関係
を示したものである。（、ＳＲＯＭ５０１ａ、 ｂはＭ
ＴＯＰ１１５ａ。
を示したものである。（、ＳＲＯＭ５０１ａ、 ｂはＭ
ＴＯＰ１１５ａ。
ｂをもとにマイクロプログラムをＲＯＭから読み出すサ
イクルであり、ＡＬＵ５０２ａ、 ｂはマイクロプログ
ラムで制御される演算器である。これによればＡＬＵ５
０２ａのように演算時間を要する命令に関してはＭＴＯ
Ｐ１１５ａの生成は必ずしも高速である必要はない一方
、＾ＬＵ５０２ｂのように１サイクルで命令の実行が終
了する場合にはＭＴＯＰ１１５ｂのように毎サイクルＭ
ＴＯＰが得られる必要がある。したがって、この場合に
はＭＴＯＰ１１５ｂの発生はＰＬＡＩＯｌで行なわなけ
ればならない。
イクルであり、ＡＬＵ５０２ａ、 ｂはマイクロプログ
ラムで制御される演算器である。これによればＡＬＵ５
０２ａのように演算時間を要する命令に関してはＭＴＯ
Ｐ１１５ａの生成は必ずしも高速である必要はない一方
、＾ＬＵ５０２ｂのように１サイクルで命令の実行が終
了する場合にはＭＴＯＰ１１５ｂのように毎サイクルＭ
ＴＯＰが得られる必要がある。したがって、この場合に
はＭＴＯＰ１１５ｂの発生はＰＬＡＩＯｌで行なわなけ
ればならない。
本発明によれば、ＰＬ、Ａの駆動に伴うノイズを緩和で
きるので、高速動作を可能とすることができる。高速Ｐ
ＬＡでデコードする命令がほとんどなければ、ＰＬＡの
速度比を−とすればノイズは一となる。
きるので、高速動作を可能とすることができる。高速Ｐ
ＬＡでデコードする命令がほとんどなければ、ＰＬＡの
速度比を−とすればノイズは一となる。
第１図は命令デコード部構成を示す図、第２図はＰＬＡ
動作タイミング概要を示す図、第３図はアドレス計算を
必要とする命令のデコード動作の概要を示す図、第４図
はアドレス計算を必要としない命令のデコード動作概要
を示す図、第５図は命令実行部との関係を示す図である
。 ＰＬＡＩＯＩ・・・高速命令デコーダ、ＰＬＡＩＯｌ・
・・低速命令デコーダ、ＰＬＡＨＩＴ１１９・・・低速
命令デコーダ起動信号、ＭＴＯＰ１１５・・・命令デコ
ード部出力信号。 第１図 第２ 目
動作タイミング概要を示す図、第３図はアドレス計算を
必要とする命令のデコード動作の概要を示す図、第４図
はアドレス計算を必要としない命令のデコード動作概要
を示す図、第５図は命令実行部との関係を示す図である
。 ＰＬＡＩＯＩ・・・高速命令デコーダ、ＰＬＡＩＯｌ・
・・低速命令デコーダ、ＰＬＡＨＩＴ１１９・・・低速
命令デコーダ起動信号、ＭＴＯＰ１１５・・・命令デコ
ード部出力信号。 第１図 第２ 目
Claims (1)
- 【特許請求の範囲】 １、命令語を記憶する手段と、記憶された命令語を取り
出し、対応するマイクロプログラムの先頭アドレスを生
成するためのデコード手段を有するプロセッサにおいて
、 上記デコード手段をｎサイクルでデコード可能な第１の
デコードとｍサイクルでデコード可能な第２のデコーダ
とに分割し、第１のデコーダの出力信号は第１のデコー
ダでデコードが終了したことを情報を含み、該情報によ
つて第２のデコーダを起動し、また、該情報によつて第
１、第２のデコーダの出力の何れかを選択してデコード
結果をｎサイクルおるいはｎ＋ｍサイクルで得ることを
可能とする構成とし、第１のデコーダでデコードする命
令の種類を実行サイクル数ｎ以下のもののみとし、第２
のデコーダでデコードする命令の種類を実行サイクル数
がｎ＋１以上のもののみとすることを特徴とした命令デ
コード方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62145092A JP2510591B2 (ja) | 1987-06-12 | 1987-06-12 | 命令処理装置 |
| US07/204,299 US4975839A (en) | 1987-06-12 | 1988-06-09 | Instruction decode method and arrangement suitable for a decoder of microprocessors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62145092A JP2510591B2 (ja) | 1987-06-12 | 1987-06-12 | 命令処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63310025A true JPS63310025A (ja) | 1988-12-19 |
| JP2510591B2 JP2510591B2 (ja) | 1996-06-26 |
Family
ID=15377193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62145092A Expired - Fee Related JP2510591B2 (ja) | 1987-06-12 | 1987-06-12 | 命令処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4975839A (ja) |
| JP (1) | JP2510591B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0312742A (ja) * | 1989-06-09 | 1991-01-21 | Ricoh Co Ltd | 中央演算処理装置 |
| US5539911A (en) * | 1991-07-08 | 1996-07-23 | Seiko Epson Corporation | High-performance, superscalar-based computer system with out-of-order instruction execution |
| US5787286A (en) * | 1995-10-10 | 1998-07-28 | International Business Machines Corporation | Method and system for tabulation of execution performance |
| JP3676882B2 (ja) | 1996-06-12 | 2005-07-27 | 株式会社リコー | マイクロプロセッサ及びその周辺装置 |
| EP1117031B1 (en) * | 2000-01-14 | 2007-07-11 | Texas Instruments France | Microprocessor with reduced power-consumption. |
| JP3459821B2 (ja) * | 2001-05-08 | 2003-10-27 | 松下電器産業株式会社 | マイクロプロセッサ |
| JP7409208B2 (ja) * | 2020-04-10 | 2024-01-09 | 富士通株式会社 | 演算処理装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60123042U (ja) * | 1984-01-25 | 1985-08-19 | 日本電気株式会社 | マイクロコンピユ−タのエミユレ−タ |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4065808A (en) * | 1975-01-25 | 1977-12-27 | U.S. Philips Corporation | Network computer system |
| IT1123613B (it) * | 1976-10-07 | 1986-04-30 | Sits Soc It Telecom Siemens | Unita' di controllo a microprogrammi per elaboratori di dati |
| US4234958A (en) * | 1977-06-16 | 1980-11-18 | Lathem Time Recorder Co., Inc. | Radio synchronized time-keeping apparatus and method |
| US4422141A (en) * | 1979-07-30 | 1983-12-20 | Bell Telephone Laboratories, Incorporated | Microprocessor architecture for improved chip testability |
| US4713749A (en) * | 1985-02-12 | 1987-12-15 | Texas Instruments Incorporated | Microprocessor with repeat instruction |
-
1987
- 1987-06-12 JP JP62145092A patent/JP2510591B2/ja not_active Expired - Fee Related
-
1988
- 1988-06-09 US US07/204,299 patent/US4975839A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60123042U (ja) * | 1984-01-25 | 1985-08-19 | 日本電気株式会社 | マイクロコンピユ−タのエミユレ−タ |
Also Published As
| Publication number | Publication date |
|---|---|
| US4975839A (en) | 1990-12-04 |
| JP2510591B2 (ja) | 1996-06-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |