JPS6331109B2 - - Google Patents
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- Publication number
- JPS6331109B2 JPS6331109B2 JP57059529A JP5952982A JPS6331109B2 JP S6331109 B2 JPS6331109 B2 JP S6331109B2 JP 57059529 A JP57059529 A JP 57059529A JP 5952982 A JP5952982 A JP 5952982A JP S6331109 B2 JPS6331109 B2 JP S6331109B2
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- JP
- Japan
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- layer
- base
- collector
- electrode
- layers
- Prior art date
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- Expired
Links
- 239000004065 semiconductor Substances 0.000 claims description 25
- 239000000758 substrate Substances 0.000 claims description 12
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 239000012535 impurity Substances 0.000 description 3
- 238000002955 isolation Methods 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- -1 and the emitter Substances 0.000 description 1
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- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/34—Bipolar devices
- H10D48/345—Bipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions
Landscapes
- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
本発明は半導体集積回路装置に関する。
一般にパワートランジスタは大電流を必要とす
ることから少なくとも２個以上のパワートランジ
スタを半導体基板内に組み込んでそれぞれトラン
ジスタのエミツタ電極、ベース電極およびコレク
タ電極を配線層により共通接続してあたかも１個
のパワートランジスタとして用いる。
ることから少なくとも２個以上のパワートランジ
スタを半導体基板内に組み込んでそれぞれトラン
ジスタのエミツタ電極、ベース電極およびコレク
タ電極を配線層により共通接続してあたかも１個
のパワートランジスタとして用いる。
周知のようにパワートランジスタは高電圧に耐
えうるようなトランジスタのために、その構造は
必然的に大型になつており、半導体基板表面に形
成される配線層の幅もそれにともない大きなもの
となつている。
えうるようなトランジスタのために、その構造は
必然的に大型になつており、半導体基板表面に形
成される配線層の幅もそれにともない大きなもの
となつている。
またパワートランジスタは大出力を供給できる
ように、エミツタ層、ベース層およびコレクタ層
のそれぞれの層間に電流集中するのを妨げる目的
で一層配線技術により形成される電極はなるべく
エミツタ層上、ベース層上、コレクタ層上いつぱ
いに這わせ、それぞれの電極の対向長を長くして
いる。
ように、エミツタ層、ベース層およびコレクタ層
のそれぞれの層間に電流集中するのを妨げる目的
で一層配線技術により形成される電極はなるべく
エミツタ層上、ベース層上、コレクタ層上いつぱ
いに這わせ、それぞれの電極の対向長を長くして
いる。
したがつて上述したように少なくとも２個以上
のパワートランジスタが組み込まれている半導体
集積回路の配線層の占める面積は大となつてい
た。
のパワートランジスタが組み込まれている半導体
集積回路の配線層の占める面積は大となつてい
た。
実際この配線層の占める面積はエミツタ層、ベ
ース層およびコレクタ層が形成されている領域の
それの約２倍になつている。
ース層およびコレクタ層が形成されている領域の
それの約２倍になつている。
このように、パワートランジスタそれ自体の面
積でさえも大きいうえに配線層を形成することに
よつてそれ以上の面積になることは半導体集積回
路の集積度向上の面で大きな妨げとなつていた。
積でさえも大きいうえに配線層を形成することに
よつてそれ以上の面積になることは半導体集積回
路の集積度向上の面で大きな妨げとなつていた。
それ故本発明はこのような欠点を除いたもので
その目的は集積度が向上された半導体集積回路を
提供するものである。
その目的は集積度が向上された半導体集積回路を
提供するものである。
この目的を達成するために本発明の基本的な構
成は、第１導電型のコレクタ層と、該コレクタ層
内において互いに離間し、かつ互いにほぼ平行に
配置された第２導電型のベース層と、該複数のベ
ース層内にそれぞれ形成された第１導電型エミツ
タ層と、上記コレクタ層内において上記ベース層
をはさんで上記ベース層とほぼ平行に形成された
複数の第１導電型コレクタコンタクト層とを有す
る半導体基板、 上記エミツタ層、ベース層およびコレクタコン
タクト層のそれぞれに電極を形成するための孔を
有し、その他の上記半導体基板上を覆う第１の絶
縁膜、 上記孔部において上記エミツタ層、ベース層お
よびコレクタコンタクト層にそれぞれ形成された
第１層目のエミツタ電極、ベース電極およびコレ
クタコンタクト電極、 そのベース電極に接続されて上記第１の絶縁膜
上に延びる第１層目のベース配線層、 上記各電極、上記ベース配線層および第１の絶
縁膜上に形成された第２の絶縁膜、 そして、上記複数のベース層を横切つて延在
し、かつ上記第２の絶縁膜上に形成された第２層
目の配線層とから成るエミツタ配線層およびコレ
クタコンタクト配線層を具備し、 上記エミツタ配線層およびコレクタコンタクト
配線層は上記第１層目のエミツタ電極層およびコ
レクタコンタクト電極層上において第２の絶縁膜
にあけられた孔を通してそれらの電極層にそれぞ
れ接続されて成ることを特徴とする半導体集積回
路装置にある。以下実施例を用いて説明をする。
成は、第１導電型のコレクタ層と、該コレクタ層
内において互いに離間し、かつ互いにほぼ平行に
配置された第２導電型のベース層と、該複数のベ
ース層内にそれぞれ形成された第１導電型エミツ
タ層と、上記コレクタ層内において上記ベース層
をはさんで上記ベース層とほぼ平行に形成された
複数の第１導電型コレクタコンタクト層とを有す
る半導体基板、 上記エミツタ層、ベース層およびコレクタコン
タクト層のそれぞれに電極を形成するための孔を
有し、その他の上記半導体基板上を覆う第１の絶
縁膜、 上記孔部において上記エミツタ層、ベース層お
よびコレクタコンタクト層にそれぞれ形成された
第１層目のエミツタ電極、ベース電極およびコレ
クタコンタクト電極、 そのベース電極に接続されて上記第１の絶縁膜
上に延びる第１層目のベース配線層、 上記各電極、上記ベース配線層および第１の絶
縁膜上に形成された第２の絶縁膜、 そして、上記複数のベース層を横切つて延在
し、かつ上記第２の絶縁膜上に形成された第２層
目の配線層とから成るエミツタ配線層およびコレ
クタコンタクト配線層を具備し、 上記エミツタ配線層およびコレクタコンタクト
配線層は上記第１層目のエミツタ電極層およびコ
レクタコンタクト電極層上において第２の絶縁膜
にあけられた孔を通してそれらの電極層にそれぞ
れ接続されて成ることを特徴とする半導体集積回
路装置にある。以下実施例を用いて説明をする。
図面ａおよびｂは本発明による半導体集積回路
装置の一実施例を示した断面図および平面図であ
る。図面ａにおいてまずＰ型半導体基板１上に選
択的にN+型層２が形成されている。そして前記
Ｐ型半導体基板１および前記N+型層２上にはた
とえばエピタキシヤル成長によりＮ型層３が形成
されている。また前記N+型層２にあるＮ型層を
電気的に弧立させるために前記N+型層２の周囲
にアイソレーシヨン層であるＰ型層４が形成され
ている。このＰ型層４によつて囲まれたコレクタ
層となるＮ型層３の表面にはパワートランジスタ
のベース層となるＰ型層５ａおよび５ｂが互いに
離間して形成されている。そして、このＰ型層５
ａおよび５ｂの表面の一領域にはエミツタ層とな
るN+型層６ａおよび６ｂが形成されている。ま
た前記Ｎ型層３の表面で前記Ｐ型層５ａおよび５
ｂ以外の領域にはやはりN+型層７ａ，７ｂおよ
び７ｃが形成されている。これはコレクタ層とな
るＮ型層３のコンタクト層すなわちコレクタコン
タクト層になるものである。このように種々の不
純物層が形成された半導体基板１の表面には絶縁
層である酸化膜８が形成され、この酸化膜８は前
記アイソレーシヨン層となるＰ型層４を除いた他
の不純物層すなわちエミツタ層、ベース層および
コレクタコンタクト層上に位置する領域の一部分
に孔開けがなされてエミツタ電極、ベース電極９
およびコレクタ電極１０が形成されている。また
これらのエミツタ電極、ベース電極９およびコレ
クタ電極１０さらには前記酸化膜８上には酸化膜
１１が形成されている。そしてこの酸化膜１１で
エミツタ層であるN+型層６ａおよび６ｂ上の酸
化膜１１の一部分には孔開けがされており、ここ
に第２層目のエミツタ電極１２が形成され、この
エミツタ電極１２は配線層１３によつて接続され
ている。
装置の一実施例を示した断面図および平面図であ
る。図面ａにおいてまずＰ型半導体基板１上に選
択的にN+型層２が形成されている。そして前記
Ｐ型半導体基板１および前記N+型層２上にはた
とえばエピタキシヤル成長によりＮ型層３が形成
されている。また前記N+型層２にあるＮ型層を
電気的に弧立させるために前記N+型層２の周囲
にアイソレーシヨン層であるＰ型層４が形成され
ている。このＰ型層４によつて囲まれたコレクタ
層となるＮ型層３の表面にはパワートランジスタ
のベース層となるＰ型層５ａおよび５ｂが互いに
離間して形成されている。そして、このＰ型層５
ａおよび５ｂの表面の一領域にはエミツタ層とな
るN+型層６ａおよび６ｂが形成されている。ま
た前記Ｎ型層３の表面で前記Ｐ型層５ａおよび５
ｂ以外の領域にはやはりN+型層７ａ，７ｂおよ
び７ｃが形成されている。これはコレクタ層とな
るＮ型層３のコンタクト層すなわちコレクタコン
タクト層になるものである。このように種々の不
純物層が形成された半導体基板１の表面には絶縁
層である酸化膜８が形成され、この酸化膜８は前
記アイソレーシヨン層となるＰ型層４を除いた他
の不純物層すなわちエミツタ層、ベース層および
コレクタコンタクト層上に位置する領域の一部分
に孔開けがなされてエミツタ電極、ベース電極９
およびコレクタ電極１０が形成されている。また
これらのエミツタ電極、ベース電極９およびコレ
クタ電極１０さらには前記酸化膜８上には酸化膜
１１が形成されている。そしてこの酸化膜１１で
エミツタ層であるN+型層６ａおよび６ｂ上の酸
化膜１１の一部分には孔開けがされており、ここ
に第２層目のエミツタ電極１２が形成され、この
エミツタ電極１２は配線層１３によつて接続され
ている。
図面ｂは半導体基板上の配線層構造を平面的に
透視した図であり、図から明らかなように互いに
ほぼ平行に配置されたベース層であるＰ型層５ａ
および５ｂの内周辺にはベース電極９が形成され
これらのベース電極９をまとめて第１層目の配線
層１４としてとりだされている。そしてこの上面
には酸化膜１１が形成されこの面には前記エミツ
タ電極１２にスルホール技術によつて接続された
配線層１３がパワートランジスタ形成領域内をす
なわち複数のベース層を横切つて走つている。ま
た前記コンクタ電極１０にやはりスルホール技術
によつて接続された配線層１５がパワートランジ
スタ形成領域内を走つている。
透視した図であり、図から明らかなように互いに
ほぼ平行に配置されたベース層であるＰ型層５ａ
および５ｂの内周辺にはベース電極９が形成され
これらのベース電極９をまとめて第１層目の配線
層１４としてとりだされている。そしてこの上面
には酸化膜１１が形成されこの面には前記エミツ
タ電極１２にスルホール技術によつて接続された
配線層１３がパワートランジスタ形成領域内をす
なわち複数のベース層を横切つて走つている。ま
た前記コンクタ電極１０にやはりスルホール技術
によつて接続された配線層１５がパワートランジ
スタ形成領域内を走つている。
このように多層配線構造にすることによつて従
来、パワートランジスタ形成領域外に形成された
配線層をパワートランジスタ形成領域内に形成で
きるので集積度の向上が計れる。
来、パワートランジスタ形成領域外に形成された
配線層をパワートランジスタ形成領域内に形成で
きるので集積度の向上が計れる。
本実施例ではＰ型半導体基板面に半導体集積回
路を形成しているがＮ型半導体基板面に形成して
もよい。ただしこの場合不純物層の導電型は全て
逆にする必要があることはもちろんである。
路を形成しているがＮ型半導体基板面に形成して
もよい。ただしこの場合不純物層の導電型は全て
逆にする必要があることはもちろんである。
また本実施例では１層目の配線層はベース電極
と接続された配線層で、２層目の配線層はエミツ
タ電極と接続された配線層およびコレクタ電極と
接続された配線層であるが、特にパワートランジ
スタにおいてはエミツタ、コレクタに大電流が流
れるので２層目にこれらに対する配線層をもつて
ゆき、幅広く形成することは特性面においても極
めて有効である。
と接続された配線層で、２層目の配線層はエミツ
タ電極と接続された配線層およびコレクタ電極と
接続された配線層であるが、特にパワートランジ
スタにおいてはエミツタ、コレクタに大電流が流
れるので２層目にこれらに対する配線層をもつて
ゆき、幅広く形成することは特性面においても極
めて有効である。
さらに本実施例では配線層間に介存される絶縁
膜は配化膜であるが、これに限らず樹脂あるいは
PSG（燐シリケートガラス）BSG（ボロンシリケ
ートガラス）などでもよい。
膜は配化膜であるが、これに限らず樹脂あるいは
PSG（燐シリケートガラス）BSG（ボロンシリケ
ートガラス）などでもよい。
以上述べたように本発明による半導体集積回路
装置によれば集積度の高いものが得られる。
装置によれば集積度の高いものが得られる。
図面ａおよびｂは本発明による半導体集積回路
装置の一実施例を示した断面図および平面図であ
る。 １……Ｐ型半導体基板、２，６ａ，６ｂ，７
ａ，７ｂ，７ｃ……N+型層、３……Ｎ型層、４，
５ａ，５ｂ……Ｐ型層、８，１１……絶縁膜、９
……ベース電極、１０……コレクタ電極、１２…
…エミツタ電極、１３，１４，１５……配線層。
装置の一実施例を示した断面図および平面図であ
る。 １……Ｐ型半導体基板、２，６ａ，６ｂ，７
ａ，７ｂ，７ｃ……N+型層、３……Ｎ型層、４，
５ａ，５ｂ……Ｐ型層、８，１１……絶縁膜、９
……ベース電極、１０……コレクタ電極、１２…
…エミツタ電極、１３，１４，１５……配線層。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型のコレクタ層と、該コレクタ層内
において互いに離間し、かつ互いにほぼ平行に配
置された第２導電型のベース層と、該複数のベー
ス層内にそれぞれ形成された第１導電型エミツタ
層と、上記コレクタ層内において上記ベース層を
はさんで上記ベース層とほぼ平行に形成された複
数の第１導電型コレクタコンタクト層とを有する
半導体基板、 上記エミツタ層、ベース層およびコレクタコン
タクト層のそれぞれに電極を形成するための孔を
有し、その他の上記半導体基板上を覆う第１の絶
縁膜、 上記孔部において上記エミツタ層、ベース層お
よびコレクタコンタクト層にそれぞれ形成された
第１層目のエミツタ電極、ベース電極およびコレ
クタコンタクト電極、 そのベース電極に接続されて上記第１の絶縁膜
上に延びる第１層目のベース配線層、 上記各電極、上記ベース配線層および第１の絶
縁膜上に形成された第２の絶縁膜、 そして、上記複数のベース層を横切つて延在
し、かつ上記第２の絶縁膜上に形成された第２層
目の配線層とから成るエミツタ配線層およびコレ
クタコンタクト配線層を具備し、 上記エミツタ配線層およびコレクタコンタクト
配線層は上記第１層目のエミツタ電極層およびコ
レクタコンタクト電極層上において第２の絶縁膜
にあけられた孔を通してそれらの電極層にそれぞ
れ接続されて成ることを特徴とする半導体集積回
路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57059529A JPS57197863A (en) | 1982-04-12 | 1982-04-12 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57059529A JPS57197863A (en) | 1982-04-12 | 1982-04-12 | Semiconductor integrated circuit device |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP49138411A Division JPS5165585A (ja) | 1974-12-04 | 1974-12-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57197863A JPS57197863A (en) | 1982-12-04 |
| JPS6331109B2 true JPS6331109B2 (ja) | 1988-06-22 |
Family
ID=13115888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57059529A Granted JPS57197863A (en) | 1982-04-12 | 1982-04-12 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57197863A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6098669A (ja) * | 1983-11-02 | 1985-06-01 | Sanyo Electric Co Ltd | パワ−トランジスタ |
-
1982
- 1982-04-12 JP JP57059529A patent/JPS57197863A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57197863A (en) | 1982-12-04 |
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