JPS6331426A - 電源遅延回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 し産業上の利用分野Ｊ 本発明は電源遅延回路に関する７ 〔従来の技術〕 従来の電源遅延回路は、第２図に示すように、ＭＯＳ−
ＦＥＴ７．遅延用抵抗８．遅延用コンデンサ９．電源側
端子１０．負荷側端子１１を有する。

〔発明が解決しようとする問題点〕

上述した従来の電源遅延回路では遅延用コンデンサ９に
１度電荷が充電されるとＭＯＳ−ＦＥＴ７のＳ−Ｇが高
抵抗のために電源側端子１０から電源をはずした後も遅
延用コンデンサ９に長時間電荷がたまっていることにな
り、再び電源側端子１０に電源を接続したときに、すぐ
にＭＯＳ−ＦＥＴ７がＯＮ［、たり、遅延時間のバラツ
キを生じるという欠点がある。

〔問題点を解決するための手段〕

本発明の電源遅延回路は、電源側端子対の一方および負
荷側端子対の一方にそれぞれソース、ドレインを接続し
たＭＯＳ−ＦＥＴと、一端を前記電源側端子対の一方に
接続し他端を前記ＭＯＳ−ＦＥＴのゲートに接続したコ
ンデンサと、一端を前記コンデンサの他端に接続し他端
を前記電＃側端子対の他方および前記負荷側端子対の他
方に接続した第１の抵抗と、前記コンデンサに並列に接
続した第２の抵抗とを具備することを特徴とする。

〔実施例〕

第１図は本発明の一実施例である。この電源遅延回路は
、電源側端子対５の一方および負荷側端子対６の一方に
それぞれソース、ドレインを接続したＭＯＳ−ＦＥＴＩ
と、一端を電源側端子対５の一方に接続し他端をＭＯＳ
−ＦＥＴＩのゲートに接続したコンデンサ３と、一端を
コンデンサ３の他端に接続し他端を電源側端子対５の他
方および負荷側端子対６の他方に接続した抵抗２と、コ
ンデンサ３に並列に接続した抵抗４とを具備する。

電源端子５に電源が接続されると、遅延用抵抗２を通じ
遅延用コンデンサ３に電荷が充電され、遅延用コンデン
サ３の両端の電位差が大きくなる。

そこで遅延用コンデンサ３の両端の電位差がＭＯＳ−Ｆ
ＥＴＩのしきい値を越えるとＭＯＳ−ＦＥＴ１はＯＮＬ
、負荷側端子６に電源電圧が生じる。

次に電源側端子６より電源をはずすと遅延用コンデンサ
３の電荷は放電用抵抗４により放電される。

（発明の効果〕 以上に説明したように本発明は、遅延用コンデンサに放
電用抵抗を並列に接続したことにより、電源が接続され
なくなった時に遅延用コンデンサにたまった電荷をすば
やく放電することにより、再び電源を接続したときの遅
延時間のバラツキをなくす効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の回路図、第２図は従来例の
回路図である。 １・・・Ｍ　ＯＳ　−Ｆ　Ｅ　Ｔ、２・・・遅延用抵抗
、３・・・遅延用コンデンサ、４・・・放電用抵抗、５
・・・電源側端子、６・・・負荷側端子、７・・・ＭＯ
Ｓ−ＦＥＴ、８・・・遅延用抵抗、９・・・遅延用コン
デンサ、１０・・・電源側端子、１１・・・負荷側端子
。

Claims (1)

【特許請求の範囲】
1. 電源側端子対の一方および負荷側端子対の一方にそれぞ
   れソース、ドレインを接続したＭＯＳ−ＦＥＴと、一端
   を前記電源側端子対の一方に接続し他端を前記ＭＯＳ−
   ＦＥＴのゲートに接続したコンデンサと、一端を前記コ
   ンデンサの他端に接続し他端を前記電源側端子対の他方
   および前記負荷側端子対の他方に接続した第１の抵抗と
   、前記コンデンサに並列に接続した第２の抵抗とを具備
   することを特徴とする電源遅延回路。