JPS617722A - 出力回路 - Google Patents
出力回路Info
- Publication number
- JPS617722A JPS617722A JP59128542A JP12854284A JPS617722A JP S617722 A JPS617722 A JP S617722A JP 59128542 A JP59128542 A JP 59128542A JP 12854284 A JP12854284 A JP 12854284A JP S617722 A JPS617722 A JP S617722A
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- output
- gate
- circuit
- voltage
- mosfets
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- Pending
Links
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- 230000005669 field effect Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 4
- 230000007704 transition Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 235000006732 Torreya nucifera Nutrition 0.000 description 1
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Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は１ＭＯ８型電界効果トランジスタ（以下、ＭＯ
ＳＦＥＴ という）を用いた出力回路に関するものであ
る。
ＳＦＥＴ という）を用いた出力回路に関するものであ
る。
（従来技術）
例えば従来はＭＯＳＦＥＴ を用いたメモリ回路の出力
回路には第４図の様なものが用いられていた。
回路には第４図の様なものが用いられていた。
すなわち、電源■ｃｃと接地との間に２つのＭ）８ＦＥ
ＴＱｌｌ −Ｑａｓを直列に接続し１Ｍ０８ＦＢＴＱ１
１のゲートＡｌｌ Ｋｔｊ：Ｍ 号Ｑｔ カイ７ バー
１’ ＩＮＶｔｔ ｔｆｒ Ｌ テ与えられ、 ＭＯ
８ＦＥＴＱ１．のゲートＢ１ｍに相補の信号Ｑｓがイン
バータＩＮ■１３′ｌｔ介して与えられている。
ＴＱｌｌ −Ｑａｓを直列に接続し１Ｍ０８ＦＢＴＱ１
１のゲートＡｌｌ Ｋｔｊ：Ｍ 号Ｑｔ カイ７ バー
１’ ＩＮＶｔｔ ｔｆｒ Ｌ テ与えられ、 ＭＯ
８ＦＥＴＱ１．のゲートＢ１ｍに相補の信号Ｑｓがイン
バータＩＮ■１３′ｌｔ介して与えられている。
この回路においては以下の様な欠点がある。一般には出
力ＭＯ８ＦＥＴ Ｑ■、Ｑｌ、のしきい値電圧（以下■
アと称す）は０．８ｖ近辺に選ばれている。
力ＭＯ８ＦＥＴ Ｑ■、Ｑｌ、のしきい値電圧（以下■
アと称す）は０．８ｖ近辺に選ばれている。
これは出力′ｆＩ：Ｗｉ ｒｅ ｄ −ＯＲ接続して使
用する場合には、非選択時にはＭＯＳＦＥＴ Ｑ、、、
Ｑ、、は共に３１断状態とする必要があるからである。
用する場合には、非選択時にはＭＯＳＦＥＴ Ｑ、、、
Ｑ、、は共に３１断状態とする必要があるからである。
この回路では特にＭＯ８ＦＥＴＱ１．が導通し１Ｍ０８
ＦＥＴＱ１！が遮断となった時に問題が生じる。ＭＯ８
ＦＥ’ｒＱ１ｔのゲートＡ目 が低レベルから高レベル
に遷移する時の動作状態を第５図に示す、電源電圧ｖ０
゜は多くの場合５ｖで動作保証範囲は±１０％とするの
が一般的であり、４．５Ｖが低い側の保証電源電圧とな
る。又出力高レベル電圧Ｖ。ＨはＴＴＬ とのコンバ
チピノティを得るために２．４ｖとされる。
ＦＥＴＱ１！が遮断となった時に問題が生じる。ＭＯ８
ＦＥ’ｒＱ１ｔのゲートＡ目 が低レベルから高レベル
に遷移する時の動作状態を第５図に示す、電源電圧ｖ０
゜は多くの場合５ｖで動作保証範囲は±１０％とするの
が一般的であり、４．５Ｖが低い側の保証電源電圧とな
る。又出力高レベル電圧Ｖ。ＨはＴＴＬ とのコンバ
チピノティを得るために２．４ｖとされる。
出力電圧は
とな力、ここでαは基板効果係数で零より大きい正数と
なる。このためＶ。Ｈは最終のレベルで最大で３．６
Ｖとなるが１通常は３．６ｖまで到達しない。最終到達
電圧３．６■とした場合の■。Ｈ＝２．４Ｖまでの経過
時間は長く、応答速度ＴＩが遅れることになる。さらに
一般には出力端子（ＯＵＴＩ） には５０〜１００ｐ
Ｆの負荷容量を付加するため、この傾向を増大させるこ
ととなる。
なる。このためＶ。Ｈは最終のレベルで最大で３．６
Ｖとなるが１通常は３．６ｖまで到達しない。最終到達
電圧３．６■とした場合の■。Ｈ＝２．４Ｖまでの経過
時間は長く、応答速度ＴＩが遅れることになる。さらに
一般には出力端子（ＯＵＴＩ） には５０〜１００ｐ
Ｆの負荷容量を付加するため、この傾向を増大させるこ
ととなる。
（発明が解決しようとする問題点）
本発明の目的は動作が高速で出力電圧を高くとれる出力
回路を得ることにある。
回路を得ることにある。
（問題点を解決するための手段）
本発明によれば、ゲートに相補な関係にある信号が加え
られるＭＯＳＦＥＴ ｔ−電源と接地間に直列に接続し
、Ｍｏ、９ＦＥＴの共通接続点である出力端子と電源側
のＭＯＳＦＥＴのゲートとの間に遅延回路と帰還容量と
を接続した出力回路を得る。
られるＭＯＳＦＥＴ ｔ−電源と接地間に直列に接続し
、Ｍｏ、９ＦＥＴの共通接続点である出力端子と電源側
のＭＯＳＦＥＴのゲートとの間に遅延回路と帰還容量と
を接続した出力回路を得る。
（実施例）
次に１本発明を図面を参照してよシ詳細に説明する。
第１図に本発明の一実施例による構成図を示す。
電源ｖＣｃと接地間にＭＯＳＦＥＴ Ｑｓ、とＱ３．と
が直列に接続され、これら２つのＭＯ８ＦＥＴＱｓ１と
Ｑｎとの共通接続点から出力０ＵＴ３ が取力出され
ている。ＭＯ８ＦＥＴＱ１．のゲー）Ａｌｌには信号Ｑ
３カインハ−Ｉ’ ＩＮｖ３１ ｔＪＩ” シテ与えラ
レ、 ＭＯ８ＦＥＴＱｌのゲートＢ３１ には相補な信
号Ｑ３がインバータＩＮＶ３２ｅ介して与えられている
。出力０ＵＴ３は遅延回路ＤＥＬと帰還容量Ｃｓ１に介
して、ゲートＡ３１ に帰還されている。
が直列に接続され、これら２つのＭＯ８ＦＥＴＱｓ１と
Ｑｎとの共通接続点から出力０ＵＴ３ が取力出され
ている。ＭＯ８ＦＥＴＱ１．のゲー）Ａｌｌには信号Ｑ
３カインハ−Ｉ’ ＩＮｖ３１ ｔＪＩ” シテ与えラ
レ、 ＭＯ８ＦＥＴＱｌのゲートＢ３１ には相補な信
号Ｑ３がインバータＩＮＶ３２ｅ介して与えられている
。出力０ＵＴ３は遅延回路ＤＥＬと帰還容量Ｃｓ１に介
して、ゲートＡ３１ に帰還されている。
すなわち、従来例の欠点である■。Ｈへの到達時間の増
大ｋＭＯ８ＦＥＴＱ、□へ遅延回路ＤＥＬと帰還容量Ｃ
３１とで容量性帰還をかけることで解決している。この
第１図の回路の動作波形を第２図に示す。まずゲートＡ
３１が低レベルから高レベルに遷移し、それにつれて帰
還容量Ｃ３１に電荷が蓄えられる。同時に出力が低レベ
ルから高レベルへ遷移する。出力の上昇は遅延回路ＤＥ
Ｌｉ介し一定時間の遅延の後帰還容量Ｃ３１の他の端子
に伝達されゲー）Ａ３１’ｅ上昇させる。 この動作が
継続し最終的にはゲートＡ３１は電源電圧以上に上昇せ
しめられ、出力０ＵＴ３の電圧は電源電圧■ｃｃまで上
昇せしめられる。
大ｋＭＯ８ＦＥＴＱ、□へ遅延回路ＤＥＬと帰還容量Ｃ
３１とで容量性帰還をかけることで解決している。この
第１図の回路の動作波形を第２図に示す。まずゲートＡ
３１が低レベルから高レベルに遷移し、それにつれて帰
還容量Ｃ３１に電荷が蓄えられる。同時に出力が低レベ
ルから高レベルへ遷移する。出力の上昇は遅延回路ＤＥ
Ｌｉ介し一定時間の遅延の後帰還容量Ｃ３１の他の端子
に伝達されゲー）Ａ３１’ｅ上昇させる。 この動作が
継続し最終的にはゲートＡ３１は電源電圧以上に上昇せ
しめられ、出力０ＵＴ３の電圧は電源電圧■ｃｃまで上
昇せしめられる。
出力電圧の最終到達電圧が■。Ｃと云うことは。
と力もなおさず出力電圧の規定値■。Ｈまでに到達する
速度Ｔ、が速いことを意味している。
速度Ｔ、が速いことを意味している。
第３図は第１図の一実施例を示すもので、遅延回路ＤＥ
Ｌ、！＝（ンバ−タＩＮＶ３１ とＩＮｖ３２とｔそれ
ぞれＭＯＳＦＥＴで実現した具体的実施例を示している
。
Ｌ、！＝（ンバ−タＩＮＶ３１ とＩＮｖ３２とｔそれ
ぞれＭＯＳＦＥＴで実現した具体的実施例を示している
。
（発明の効果）
この様に本発明によれば高速に所定の出力電圧ＶｏＨへ
到達することができる出力回路が得られる。
到達することができる出力回路が得られる。
第１図は本発明の一実施例を示すブロック図。
第２図はその動作波形図、第３図は本発明の具体的実施
例を示す回路図である。第４図は従来例を示すブロック
図、第５図はその動作波形図である。 Ｑｌ １． Ｑｌ□、Ｑ３□、Ｑ３□・・・・・・ＭＯ
ＳＦＥＴ。 工Ｎｖ ＩＮｖ 工Ｎｖ ＩＮｖ３□１９９１６
．インバ１１、 １２． ３１゜ 一タ、Ｃ３１・・・・・・帰還容量、ＤＥＬ・・・・・
・遅延回路。 茅 ／ 図 ＄ ３ 図
例を示す回路図である。第４図は従来例を示すブロック
図、第５図はその動作波形図である。 Ｑｌ １． Ｑｌ□、Ｑ３□、Ｑ３□・・・・・・ＭＯ
ＳＦＥＴ。 工Ｎｖ ＩＮｖ 工Ｎｖ ＩＮｖ３□１９９１６
．インバ１１、 １２． ３１゜ 一タ、Ｃ３１・・・・・・帰還容量、ＤＥＬ・・・・・
・遅延回路。 茅 ／ 図 ＄ ３ 図
Claims (1)
- 電源と接地電位との間に直列にそのソース端子とドレイ
ン端子が接続された２つの出力用電界効果トランジスタ
の共通の接続点を出力とし、その接続点を遅延回路およ
び帰遅容量を介して前記電源側に接続された電界効果ト
ランジスタのゲート端子に接続され、かつ前記２つの出
力用電界効果トランジスタのゲート端子にはそれぞれ相
補の関係にある情報が入力されることを特徴とする出力
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59128542A JPS617722A (ja) | 1984-06-22 | 1984-06-22 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59128542A JPS617722A (ja) | 1984-06-22 | 1984-06-22 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS617722A true JPS617722A (ja) | 1986-01-14 |
Family
ID=14987332
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59128542A Pending JPS617722A (ja) | 1984-06-22 | 1984-06-22 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS617722A (ja) |
-
1984
- 1984-06-22 JP JP59128542A patent/JPS617722A/ja active Pending
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