JPS63318145A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63318145A JPS63318145A JP62154109A JP15410987A JPS63318145A JP S63318145 A JPS63318145 A JP S63318145A JP 62154109 A JP62154109 A JP 62154109A JP 15410987 A JP15410987 A JP 15410987A JP S63318145 A JPS63318145 A JP S63318145A
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- Japan
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- metal layer
- thick
- conductive metal
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置の製造方法に係り、特に厚メッ
キ電極の形成方法の改良に関するものである。以下、半
導体基板として砒化ガリウム（ＧａＡｓ）を用いたンヨ
ットキ障壁ゲー１−構造Ｇ ａＡ ｓＮ界効果トランノ
スタ（以下ＧａＡｓＭＥ Ｓ Ｆ Ｅ Ｔ’という）を
例にとって説明を行う、。
キ電極の形成方法の改良に関するものである。以下、半
導体基板として砒化ガリウム（ＧａＡｓ）を用いたンヨ
ットキ障壁ゲー１−構造Ｇ ａＡ ｓＮ界効果トランノ
スタ（以下ＧａＡｓＭＥ Ｓ Ｆ Ｅ Ｔ’という）を
例にとって説明を行う、。
７リツプチツプ構造のＧ ａＡｓＭ Ｅ Ｓ Ｆ’ Ｅ
Ｔは、Ｘ？１）以上の高周波領域においても高利得を
保持するのに有効であることは周知である。これはボン
ディングワイヤを介さず、Ｆ“ＥＴチップがパッケージ
に倒置形で直接熱圧着されることにより寄生インダクタ
ンス（Ｌ８）および熱抵抗（ｒｔｔＪの低減効果による
ところが大である。
Ｔは、Ｘ？１）以上の高周波領域においても高利得を
保持するのに有効であることは周知である。これはボン
ディングワイヤを介さず、Ｆ“ＥＴチップがパッケージ
に倒置形で直接熱圧着されることにより寄生インダクタ
ンス（Ｌ８）および熱抵抗（ｒｔｔＪの低減効果による
ところが大である。
ところで、この種のＦ Ｅ ’Ｉ’構造では、ＦＥ’ｒ
チップ上のソース、ゲートおよびドレインの各電極の所
望の部分に、Ｆ Ｅ Ｔパッケージとの熱圧着のための
中間接着導体として厚メッキ電極層を選択的に形成する
ことが不可欠となる。
チップ上のソース、ゲートおよびドレインの各電極の所
望の部分に、Ｆ Ｅ Ｔパッケージとの熱圧着のための
中間接着導体として厚メッキ電極層を選択的に形成する
ことが不可欠となる。
この種の厚メッキ電極層の形成方法の一例として第２図
（ａ）〜（ｆ）の主要工程における断面図に示すような
方法がある。
（ａ）〜（ｆ）の主要工程における断面図に示すような
方法がある。
ナオ、以下に述へる方法は、ソース電極上のみに着目し
た場合であるが、ゲ−１・電極およびドレイン電極上に
ついても同様であるため省略しである。
た場合であるが、ゲ−１・電極およびドレイン電極上に
ついても同様であるため省略しである。
すなわち、この方法では、まず第２図（ａ）に示すよう
に、半絶縁性ＧａＡｓ基板２１上に生成されたｎ型Ｇａ
Ａｓ半導体層２２の表面にソース電極２３、ゲート電極
２４およびドレイン電極２５が所定の間隔で設けられた
試料ウェハを用意する。
に、半絶縁性ＧａＡｓ基板２１上に生成されたｎ型Ｇａ
Ａｓ半導体層２２の表面にソース電極２３、ゲート電極
２４およびドレイン電極２５が所定の間隔で設けられた
試料ウェハを用意する。
続いて第２図（ｂ）に示すように、ソース電極２３上の
一部を露出させ、他を被覆する第１のレジスト層２６を
形成する。その後、第２図（Ｃ）に示すように、第１の
レジスト層２６およびソース電極２３上の開孔部にわた
り、Ｔ ｉ −Ａ ｕの２層構造からなる電解メッキ用
の第１の導通金属層２７を周知の蒸着法により形成する
。
一部を露出させ、他を被覆する第１のレジスト層２６を
形成する。その後、第２図（Ｃ）に示すように、第１の
レジスト層２６およびソース電極２３上の開孔部にわた
り、Ｔ ｉ −Ａ ｕの２層構造からなる電解メッキ用
の第１の導通金属層２７を周知の蒸着法により形成する
。
その後、第２図（ｄ）に示すように、ソース電極２３上
の開孔部に相当する位置に一部の開孔部を残し、他を第
２のレジスト層２８で被覆する。しかる後、第２図（ｅ
）に示すように、第２のレレスｌ一層２８をマスクとし
て第１の導通金属層２７により電解メッキを行い、選択
的に金の厚メッキ層２９を形成する。
の開孔部に相当する位置に一部の開孔部を残し、他を第
２のレジスト層２８で被覆する。しかる後、第２図（ｅ
）に示すように、第２のレレスｌ一層２８をマスクとし
て第１の導通金属層２７により電解メッキを行い、選択
的に金の厚メッキ層２９を形成する。
その後、第２のレジス）・層２８．第１の導通金属層２
７．および第１のレジスト層２６を順次除去し、第２図
（ｆ）に示すような構造を得ろ。
７．および第１のレジスト層２６を順次除去し、第２図
（ｆ）に示すような構造を得ろ。
しかしながら、この方法においては、’Ｌ’ ｉ −Ａ
ｕの２層構造を有する第１の導通金属層２７をつＬッ
）・エツチングにより除去する場合、厚メッキ層２９も
同時に蝕刻され、厚メッキ層２９の表面に凹凸が生じる
ことによりボンディング強度の低下、ひいては素子の信
頼性を低下させる大きな要因となっていた。
ｕの２層構造を有する第１の導通金属層２７をつＬッ
）・エツチングにより除去する場合、厚メッキ層２９も
同時に蝕刻され、厚メッキ層２９の表面に凹凸が生じる
ことによりボンディング強度の低下、ひいては素子の信
頼性を低下させる大きな要因となっていた。
この発明は、このような従来の決定を除去するためにな
さ噴またもので、ソース、ゲートおよびドレインの各電
極上の一部に電解メッキ法により厚メッキ層を形成する
方法において、メッキ形成後の処理法に工夫を加える乙
とによって、メッキ用導通金属層の除去時に厚メッキ層
表面が損傷を受けるのを防止することができる半導体装
置の製造方法を提供することを目的とする。
さ噴またもので、ソース、ゲートおよびドレインの各電
極上の一部に電解メッキ法により厚メッキ層を形成する
方法において、メッキ形成後の処理法に工夫を加える乙
とによって、メッキ用導通金属層の除去時に厚メッキ層
表面が損傷を受けるのを防止することができる半導体装
置の製造方法を提供することを目的とする。
この発明に係る半導体装置の製造方法は、電解メッキ法
により厚メッキ層を形成し、その後、電解メッキ用の一
層以上からなる導通金属層の最下層の金属層と同種の金
属層を蒸着法により厚メッキ層表面ならびに非メッキ領
域全体に形成した後、不要部分を除去するようにしたも
のである。
により厚メッキ層を形成し、その後、電解メッキ用の一
層以上からなる導通金属層の最下層の金属層と同種の金
属層を蒸着法により厚メッキ層表面ならびに非メッキ領
域全体に形成した後、不要部分を除去するようにしたも
のである。
この発明においては、厚メッキ層形成直後にメッキ導通
金属層と同種の金属層（多層の場合、最・ Ｆ層の金属
層）を蒸着法により被着させることにより、メッキ時の
導通金属層をウェットエツチングにより除去する場合に
厚メッキ層表面の損傷を防止でき、メッキ表面の凹凸の
発生を低減できろ。
金属層と同種の金属層（多層の場合、最・ Ｆ層の金属
層）を蒸着法により被着させることにより、メッキ時の
導通金属層をウェットエツチングにより除去する場合に
厚メッキ層表面の損傷を防止でき、メッキ表面の凹凸の
発生を低減できろ。
第１図（ａ）〜（ｊ）はこの発明の一実施例の電界効果
トランジスタの製造方法の概略構成を示す断面図である
。
トランジスタの製造方法の概略構成を示す断面図である
。
この方法では、まず第１図（ａ）に示すように、半絶縁
性ＧａＡｓ基板１上に生成されたｎ型ＧａＡｓ半導体層
２の表面に、ソース電極３．ゲ−１・電極４およびドレ
イン電極５が所定の間隔で設けられた試料ウェハを用意
する。続いて第１図（ｂ）に示すように、ソース電極３
上の一部を露出させ、他を被覆する第１のレジス）・層
６を形成する３、その後、第１図（ｃ）に示すように、
第１のレジスト層６およびソース電極３上の開孔部に対
し、電解メッキ用の導通金属層７を所定の厚さに周知の
蒸着法により形成する。上記の導通金属層７は多層構造
、例えば下層をＴｉｆｆＪ、上層をＡｕＪｉ！とした２
層構造の金属層である。その後、第１図（ｄ）に示すよ
うに、ソース電極３上の開孔部に相当する位置に一部の
開孔部を残し、他を第２のレレスト層８で被覆する。し
かる後、第１図（ｅ）に示すように、第２のレジスト層
８をマスクとして導通金属層７により電解メッキを行い
選択的に厚メッキ層９を形成する。その後、第１図（ｆ
）に示すように、この発明の意図する金属層１０を蒸着
法により厚メッキ層９表曲から第２のレジ・スト層８上
にわたり被着する。この場合、金属層１ｏは、導通金属
層７の最下層金属層、ここではＴｉ層と同種の金属層、
っま１）Ｔｉの金属層か、または導通金属層７と同じ蝕
刻液で除去できる金属層、または厚メッキ層９表面を蝕
刻しないエツチング液で容易に除去可能な金属層とし、
最下層のＴｉ層と同じ厚さの数百入の厚さとする。続い
て、第２のレジスト層８の剥＃液中に浸すことにより、
金属層１０の不連続箇所から浸入した剥離液により第２
のレジスト層８が除去され、第２の°レジスト層８上の
金属層１０も同時に除去され、第１図（ｇ）に示すよう
な構造が得られる。この場合、第２のレジスト層８上の
金属層１０の除去には水スプレー等を併用するとより効
果的である。この後、第１図（ｈ）に示すように、導通
金属層７の上層金属（Ａ ｕ層）を所定のエツチング液
で除去する。この場合、厚メッキ層９表面は金属層（Ｔ
ｉ層）１０で覆われているためエツチングされない１．
従来法では、この工程で厚メッキｌ１９ｆ ９表面が損
傷を受けてい１．＝（、シかる後、この実施例でば導通
金属層７の下層金属層であるｌ′１層を所定のエツチン
グ液で除去ずろと同時に、厚メッキ層９上の金属Ｊ！
１０も除去し、第１図（ｉ）に示すような構造を得ろ。
性ＧａＡｓ基板１上に生成されたｎ型ＧａＡｓ半導体層
２の表面に、ソース電極３．ゲ−１・電極４およびドレ
イン電極５が所定の間隔で設けられた試料ウェハを用意
する。続いて第１図（ｂ）に示すように、ソース電極３
上の一部を露出させ、他を被覆する第１のレジス）・層
６を形成する３、その後、第１図（ｃ）に示すように、
第１のレジスト層６およびソース電極３上の開孔部に対
し、電解メッキ用の導通金属層７を所定の厚さに周知の
蒸着法により形成する。上記の導通金属層７は多層構造
、例えば下層をＴｉｆｆＪ、上層をＡｕＪｉ！とした２
層構造の金属層である。その後、第１図（ｄ）に示すよ
うに、ソース電極３上の開孔部に相当する位置に一部の
開孔部を残し、他を第２のレレスト層８で被覆する。し
かる後、第１図（ｅ）に示すように、第２のレジスト層
８をマスクとして導通金属層７により電解メッキを行い
選択的に厚メッキ層９を形成する。その後、第１図（ｆ
）に示すように、この発明の意図する金属層１０を蒸着
法により厚メッキ層９表曲から第２のレジ・スト層８上
にわたり被着する。この場合、金属層１ｏは、導通金属
層７の最下層金属層、ここではＴｉ層と同種の金属層、
っま１）Ｔｉの金属層か、または導通金属層７と同じ蝕
刻液で除去できる金属層、または厚メッキ層９表面を蝕
刻しないエツチング液で容易に除去可能な金属層とし、
最下層のＴｉ層と同じ厚さの数百入の厚さとする。続い
て、第２のレジスト層８の剥＃液中に浸すことにより、
金属層１０の不連続箇所から浸入した剥離液により第２
のレジスト層８が除去され、第２の°レジスト層８上の
金属層１０も同時に除去され、第１図（ｇ）に示すよう
な構造が得られる。この場合、第２のレジスト層８上の
金属層１０の除去には水スプレー等を併用するとより効
果的である。この後、第１図（ｈ）に示すように、導通
金属層７の上層金属（Ａ ｕ層）を所定のエツチング液
で除去する。この場合、厚メッキ層９表面は金属層（Ｔ
ｉ層）１０で覆われているためエツチングされない１．
従来法では、この工程で厚メッキｌ１９ｆ ９表面が損
傷を受けてい１．＝（、シかる後、この実施例でば導通
金属層７の下層金属層であるｌ′１層を所定のエツチン
グ液で除去ずろと同時に、厚メッキ層９上の金属Ｊ！
１０も除去し、第１図（ｉ）に示すような構造を得ろ。
最後に、第１のレジスト層６を除去することにより、ソ
ー゛ス電極３上に選択的に厚メッキ＋ｉ ９が形成され
ｌコ第１図（ｊ）に示すような構造を得る。
ー゛ス電極３上に選択的に厚メッキ＋ｉ ９が形成され
ｌコ第１図（ｊ）に示すような構造を得る。
このように、上記実施例ではメッキ形成直後に厚メッキ
層９上に電解メッキ用の導通金属層７の最下層の金属層
と同種の金属層または厚メッキ層９を蝕刻しないエツチ
ング液で容易に除去可能な金属からなる金属層１０を蒸
着法により被着するようにしたことから、導通金属層７
の除去時に厚メッキ層９表面が損傷することを防止でき
、厚メッキ層９表面の凹凸が緩和できることから、組立
時のボンディング強度の向上が計られ、歩留りの向上や
高信頼度化に有効となる。
層９上に電解メッキ用の導通金属層７の最下層の金属層
と同種の金属層または厚メッキ層９を蝕刻しないエツチ
ング液で容易に除去可能な金属からなる金属層１０を蒸
着法により被着するようにしたことから、導通金属層７
の除去時に厚メッキ層９表面が損傷することを防止でき
、厚メッキ層９表面の凹凸が緩和できることから、組立
時のボンディング強度の向上が計られ、歩留りの向上や
高信頼度化に有効となる。
なお、上記実施例ではＧ ａ Ａ ｓ Ｍ ’Ｅ Ｓ
ｆ・′Ｉε°１′のソース電極３に厚メッキ層９を形成
する場合について述べたが、この発明はこれに限らず、
ゲート電極４およびドレイン電極５に対しても適用でき
るものである。また、フリップ方式のＦ Ｅ ’Ｉ’に
限らず、他の方式のＦＥＴにも適用できる。さらに、Ｇ
＾ＡｓＦＥ’ｒに限らず、半導体材料からなる半導体装
置に対してもこの発明は広く適用できる。
ｆ・′Ｉε°１′のソース電極３に厚メッキ層９を形成
する場合について述べたが、この発明はこれに限らず、
ゲート電極４およびドレイン電極５に対しても適用でき
るものである。また、フリップ方式のＦ Ｅ ’Ｉ’に
限らず、他の方式のＦＥＴにも適用できる。さらに、Ｇ
＾ＡｓＦＥ’ｒに限らず、半導体材料からなる半導体装
置に対してもこの発明は広く適用できる。
し発明の効果〕
この発明は以上説明したとおり、厚メッキ層を有する半
導体装置の製造方法において、メッキ形成直後に厚メッ
キ層上に電解メッキ用の一層以上からなる導通金属層の
最下層の金属層と同種の金属層を蒸着により被着した後
、導通金属１５の除去と同時に厚メッキ層上の金属層を
除去するようにし１．＝ので、導通金属層の除去時に厚
、メッキ層の表１１１が損傷することを防止でき、厚メ
ッキ層表向の凹凸が緩和できることから、組立時のボン
ディング強度の向上が計られ、歩留り向上や高信頼度化
にイア効となる。
導体装置の製造方法において、メッキ形成直後に厚メッ
キ層上に電解メッキ用の一層以上からなる導通金属層の
最下層の金属層と同種の金属層を蒸着により被着した後
、導通金属１５の除去と同時に厚メッキ層上の金属層を
除去するようにし１．＝ので、導通金属層の除去時に厚
、メッキ層の表１１１が損傷することを防止でき、厚メ
ッキ層表向の凹凸が緩和できることから、組立時のボン
ディング強度の向上が計られ、歩留り向上や高信頼度化
にイア効となる。
第１図（ａ）〜（ｊ）はこの発明による厚メッキ層を有
するＧａＡｓＭＥＳＦＥ’ｌ’の主要工程における状態
を示す断面図、第２図（ａ）〜（ｆ）は従来法の主要工
程における状態を示す断面図である。 図において、１は半絶縁性ＧａＡｓ基板、２はｎ型Ｇａ
Ａｓ半導体層、３は・ノース電極、４はゲート電極、５
はドレイン電極、６ば第１のレジスト層、７は゛導通金
属層、８は第２のレジスト層、９；よ厚メッキＩＮ、１
０は金属層である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第１図 ／導迷金、極層 矛 １ 凹 ９厚メッキ眉 ］０金ＭＯＷ 第２図 第２図 手続補正書（自発）
するＧａＡｓＭＥＳＦＥ’ｌ’の主要工程における状態
を示す断面図、第２図（ａ）〜（ｆ）は従来法の主要工
程における状態を示す断面図である。 図において、１は半絶縁性ＧａＡｓ基板、２はｎ型Ｇａ
Ａｓ半導体層、３は・ノース電極、４はゲート電極、５
はドレイン電極、６ば第１のレジスト層、７は゛導通金
属層、８は第２のレジスト層、９；よ厚メッキＩＮ、１
０は金属層である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第１図 ／導迷金、極層 矛 １ 凹 ９厚メッキ眉 ］０金ＭＯＷ 第２図 第２図 手続補正書（自発）
Claims (1)
- 半導体基板上に形成された電解メッキ用の一層以上の金
属層からなる導通金属層、この導通金属層上に所望の開
孔部を有する第１の被覆層を形成し、前記導通金属層に
通電することにより、前記第１の被覆層の開孔部に厚メ
ッキ層を施し、その後、不要な前記第１の被覆層、およ
び導通金属層を順次除去し、前記半導体基板上に選択的
に厚メッキ層を形成する半導体装置の製造方法において
、前記厚メッキ層形成後、この厚メッキ層表面から前記
第１の被覆層表面にわたり、前記導通金属層の最下層と
同種の金属層を被着し、前記導通金属層を除去すると同
時に前記厚メッキ層上の金属層を除去する工程を含むこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62154109A JPS63318145A (ja) | 1987-06-19 | 1987-06-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62154109A JPS63318145A (ja) | 1987-06-19 | 1987-06-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63318145A true JPS63318145A (ja) | 1988-12-27 |
Family
ID=15577122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62154109A Pending JPS63318145A (ja) | 1987-06-19 | 1987-06-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63318145A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0480313A3 (en) * | 1990-10-12 | 1993-11-18 | Daimler Benz Ag | Method of fabrication a t-gate-electrode |
| US5272111A (en) * | 1991-02-05 | 1993-12-21 | Mitsubishi Denki Kabushiki Kaisha | Method for manufacturing semiconductor device contact |
| US6649507B1 (en) * | 2001-06-18 | 2003-11-18 | Taiwan Semiconductor Manufacturing Company | Dual layer photoresist method for fabricating a mushroom bumping plating structure |
-
1987
- 1987-06-19 JP JP62154109A patent/JPS63318145A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0480313A3 (en) * | 1990-10-12 | 1993-11-18 | Daimler Benz Ag | Method of fabrication a t-gate-electrode |
| US5272111A (en) * | 1991-02-05 | 1993-12-21 | Mitsubishi Denki Kabushiki Kaisha | Method for manufacturing semiconductor device contact |
| US6649507B1 (en) * | 2001-06-18 | 2003-11-18 | Taiwan Semiconductor Manufacturing Company | Dual layer photoresist method for fabricating a mushroom bumping plating structure |
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