JPS641050B2 - - Google Patents
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- JPS641050B2 JPS641050B2 JP57187918A JP18791882A JPS641050B2 JP S641050 B2 JPS641050 B2 JP S641050B2 JP 57187918 A JP57187918 A JP 57187918A JP 18791882 A JP18791882 A JP 18791882A JP S641050 B2 JPS641050 B2 JP S641050B2
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- JP
- Japan
- Prior art keywords
- substrate
- bonding pad
- gold
- gaas
- electrode
- Prior art date
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/921—Structures or relative sizes of bond pads
- H10W72/923—Bond pads having multiple stacked layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/932—Plan-view shape, i.e. in top view
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W72/90—Bond pads, in general
- H10W72/951—Materials of bond pads
- H10W72/952—Materials of bond pads comprising metals or metalloids, e.g. PbSn, Ag or Cu
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- Wire Bonding (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は半導体装置に関する。詳しくは、化合
物半導体、特にガリウムヒ素（GaAs）よりなる
半導体装置において、基板電極用ボンデイングパ
ツドとの剥離を防止する半導体装置の改良に関す
る。
物半導体、特にガリウムヒ素（GaAs）よりなる
半導体装置において、基板電極用ボンデイングパ
ツドとの剥離を防止する半導体装置の改良に関す
る。
(2) 技術の背景
ガリウムヒ素（GaAs）、インジウムリン
（InP）等の化合物半導体は、含有不純物の調整
により容易に非導電性となしうるので、かかる化
合物半導体を使用して製造される半導体装置にお
いては、その基板を絶縁性または半絶縁性とし、
この絶縁性または半絶縁性の半導体基板上に、導
電性を有し、これと同種の半導体層を選択的に島
状に形成してこの導電性の半導体層中に所望の素
子を形成し、各電極は絶縁性または半絶縁性半導
体基板上に展延して配線され、基板上に形成され
たボンデイングパツドに接続されることが一般で
ある。
（InP）等の化合物半導体は、含有不純物の調整
により容易に非導電性となしうるので、かかる化
合物半導体を使用して製造される半導体装置にお
いては、その基板を絶縁性または半絶縁性とし、
この絶縁性または半絶縁性の半導体基板上に、導
電性を有し、これと同種の半導体層を選択的に島
状に形成してこの導電性の半導体層中に所望の素
子を形成し、各電極は絶縁性または半絶縁性半導
体基板上に展延して配線され、基板上に形成され
たボンデイングパツドに接続されることが一般で
ある。
したがつて、このボンデイングパツドは、でき
るだけ比抵抗が小さく、ボンデイングワイヤとの
密着性の良好な物質をもつて形成されることが望
ましい。
るだけ比抵抗が小さく、ボンデイングワイヤとの
密着性の良好な物質をもつて形成されることが望
ましい。
(3) 従来技術と問題点
ところで、例えば、半絶縁性ガリウムヒ素
（GaAs）よりなる基板上に形成されたシヨツト
キゲート型電界効果トランジスタ（以下、GaAs
MES FETという。）の場合、アルミニウム
（Al）をもつてゲート電極を形成し、チタン／白
金／金（Ti／Pt／Au）よりなる三重層をもつて
ボンデイングパツドを形成することが一般であ
る。ここで、上層の金（Au）は、比抵抗が小さ
く、ボンデイングワイヤ（金）との密着性は良好
であり、下層のチタン（Ti）及び白金（Pt）は、
上層の金（Au）の拡散を防止するために用いら
れ、下地ガリウムヒ素（GaAs）基板、或いは、
シヨツトキ電極のアルミニウム（Al）との合金
化を防止する。
（GaAs）よりなる基板上に形成されたシヨツト
キゲート型電界効果トランジスタ（以下、GaAs
MES FETという。）の場合、アルミニウム
（Al）をもつてゲート電極を形成し、チタン／白
金／金（Ti／Pt／Au）よりなる三重層をもつて
ボンデイングパツドを形成することが一般であ
る。ここで、上層の金（Au）は、比抵抗が小さ
く、ボンデイングワイヤ（金）との密着性は良好
であり、下層のチタン（Ti）及び白金（Pt）は、
上層の金（Au）の拡散を防止するために用いら
れ、下地ガリウムヒ素（GaAs）基板、或いは、
シヨツトキ電極のアルミニウム（Al）との合金
化を防止する。
しかし、上記のボンデイングパツドをなす三重
層は、下地の基板との接着が弱く、製造工程中、
あるいは使用時に基板から剥離し、製造歩留りや
装置の寿命に悪影響を与えるという欠点がある。
層は、下地の基板との接着が弱く、製造工程中、
あるいは使用時に基板から剥離し、製造歩留りや
装置の寿命に悪影響を与えるという欠点がある。
(4) 発明の目的
本発明の目的は、この欠点を解消することにあ
り、ボンデイングパツドに接続された電極を有す
る半導体装置の製造方法において、電極引出用ボ
ンデイングパツドの剥離を有効に防止し、製造歩
留りが向上され、寿命の長い半導体装置を提供す
ることにある。
り、ボンデイングパツドに接続された電極を有す
る半導体装置の製造方法において、電極引出用ボ
ンデイングパツドの剥離を有効に防止し、製造歩
留りが向上され、寿命の長い半導体装置を提供す
ることにある。
(5) 発明の構成
本発明によれば、基板上に形成された動作層か
ら該基板上に延在された電極と、該電極に接続さ
れたボンデイングパツドとを備え、該ボンデイン
グパツドと基板との間に該基板と合金化し且つボ
ンデイングパツドとの密着性が高い物質が介在さ
れてなることを特徴とする半導体装置が提供され
る。
ら該基板上に延在された電極と、該電極に接続さ
れたボンデイングパツドとを備え、該ボンデイン
グパツドと基板との間に該基板と合金化し且つボ
ンデイングパツドとの密着性が高い物質が介在さ
れてなることを特徴とする半導体装置が提供され
る。
従来技術における上記のような欠点は、ボンデ
イングパツドを基板をなすガリウムヒ素
（GaAs）との接触強度が小さいことに起因して
発生すると考えられる。この欠点を解消するため
には、基板とボンデイングパツドとの間に、基板
をなすガリウムヒ素（GaAs）とも、ボンデイン
グパツドとも密着性の高い物質よりなる介在層を
形成し、基板とボンデイングパツドとの接着強度
を高めればよい。
イングパツドを基板をなすガリウムヒ素
（GaAs）との接触強度が小さいことに起因して
発生すると考えられる。この欠点を解消するため
には、基板とボンデイングパツドとの間に、基板
をなすガリウムヒ素（GaAs）とも、ボンデイン
グパツドとも密着性の高い物質よりなる介在層を
形成し、基板とボンデイングパツドとの接着強度
を高めればよい。
例えば、ガリウムヒ素（GaAs）よりなる基板
上に、真空蒸着法を使用して金ゲルマニウム
（Au・Ge）合金と金（Au）とよりなる介在層を
これらの混合物として同時に形成、これを介在層
となししかるのち、350〔℃〕〜450〔℃〕の温度範
囲において熱処理を行なうことにより基板との合
金化を起こさせ、さらに、その上に例えば、チタ
ン／白金／金（Ti／Pt／Au）よりなるボンデイ
ングパツドを形成すればその基板との密着性が良
好である。かかる介在層として、金のみを用いて
もよい。
上に、真空蒸着法を使用して金ゲルマニウム
（Au・Ge）合金と金（Au）とよりなる介在層を
これらの混合物として同時に形成、これを介在層
となししかるのち、350〔℃〕〜450〔℃〕の温度範
囲において熱処理を行なうことにより基板との合
金化を起こさせ、さらに、その上に例えば、チタ
ン／白金／金（Ti／Pt／Au）よりなるボンデイ
ングパツドを形成すればその基板との密着性が良
好である。かかる介在層として、金のみを用いて
もよい。
このような構成によれば、金又は金を主成分と
する金属を基板のガリウムヒ素（GaAs）と合金
化させるため、基板のガリウムヒ素（GaAs）と
の密着性は向上し、かつ、この合金層はボンデイ
ングパツドの下層のチタン（Ti）との密着性が
良いので、ボンデイングパツドと基板との密着性
を高めるために極めて有効である。
する金属を基板のガリウムヒ素（GaAs）と合金
化させるため、基板のガリウムヒ素（GaAs）と
の密着性は向上し、かつ、この合金層はボンデイ
ングパツドの下層のチタン（Ti）との密着性が
良いので、ボンデイングパツドと基板との密着性
を高めるために極めて有効である。
しかも、上記の如き、シヨツトキゲート型電界
効果トランジスタにおいては、ソース・ドレイン
電極・配線・ボンデイングパツドには、金又は金
を主成分とする金属を使用することが一般的であ
るから、これらの形成工程中に、上記の介在層も
同時に形成することができ、付加的工程をほとん
ど必要としないという作業上の利点も有する。
効果トランジスタにおいては、ソース・ドレイン
電極・配線・ボンデイングパツドには、金又は金
を主成分とする金属を使用することが一般的であ
るから、これらの形成工程中に、上記の介在層も
同時に形成することができ、付加的工程をほとん
ど必要としないという作業上の利点も有する。
(6) 発明の実施例
以下図面を参照しつつ、本発明の一実施例に係
る半導体装置についてその製造方法とともに説明
し、本発明の構成と特有の効果とを明らかにす
る。
る半導体装置についてその製造方法とともに説明
し、本発明の構成と特有の効果とを明らかにす
る。
一例として、半絶縁性ガリウムヒ素（GaAs）
基板上にｎ型ガリウムヒ素（nGaAs）動作層を
有するGaAs MES FETにおける、本発明の要
旨である電極・配線及び基板との介在層を有する
ボンデイングパツド形成工程について述べる。第
１乃至４図は、いずれも第５図のＡ−Ａ断面に沿
つた断面図である。
基板上にｎ型ガリウムヒ素（nGaAs）動作層を
有するGaAs MES FETにおける、本発明の要
旨である電極・配線及び基板との介在層を有する
ボンデイングパツド形成工程について述べる。第
１乃至４図は、いずれも第５図のＡ−Ａ断面に沿
つた断面図である。
第１図参照
半絶縁性ガリウムヒ素（GaAs）よりなる基板
１上にｎ型ガリウムヒ素（nGaAs）よりなる動
作層２を選択的に形成した後に、金ゲルマニウム
（Au・Ge）合金と金（Au）との混合物よりなる
介在層３をゲート用ボンデイングパツド形成予定
領域に選択的に形成する。この工程は、ソース・
ドレイン電極・配線・ボンデイングパツド（図示
せず。）形成工程と同時に行なわれ、公知の製造
方法と、金ゲルマニウム（Au・Ge）合金と金
（Au）との両者をターゲツトとして同時に用いる
真空蒸着法とを使用して、ソース・ドレイン電
極・配線・ボンデイングパツド及び介在層３を形
成したのち350〔℃〕〜450〔℃〕の温度において熱
処理を行なうことにより、それぞれ、基板との合
金化を行なう。
１上にｎ型ガリウムヒ素（nGaAs）よりなる動
作層２を選択的に形成した後に、金ゲルマニウム
（Au・Ge）合金と金（Au）との混合物よりなる
介在層３をゲート用ボンデイングパツド形成予定
領域に選択的に形成する。この工程は、ソース・
ドレイン電極・配線・ボンデイングパツド（図示
せず。）形成工程と同時に行なわれ、公知の製造
方法と、金ゲルマニウム（Au・Ge）合金と金
（Au）との両者をターゲツトとして同時に用いる
真空蒸着法とを使用して、ソース・ドレイン電
極・配線・ボンデイングパツド及び介在層３を形
成したのち350〔℃〕〜450〔℃〕の温度において熱
処理を行なうことにより、それぞれ、基板との合
金化を行なう。
第２図・第３図参照
続いて、アルミニウム（Al）よりなるゲート
電極・配線４を公知の方法を使用して選択的に形
成し、しかるのち、基板１の全面に二酸化シリコ
ン（SiO2）よりなる絶縁膜５を形成する。
電極・配線４を公知の方法を使用して選択的に形
成し、しかるのち、基板１の全面に二酸化シリコ
ン（SiO2）よりなる絶縁膜５を形成する。
第４図参照
上記工程終了後チタン／白金／金（Ti／Pt／
Au）よりなるゲート用ボンデイングパツドを形
成する。この工程は、まず、フオトリソグラフイ
ー法とフツ酸（HF）をエツチング液としてなす
ウエツトエツチング法とを使用して、ゲート用ボ
ンデイングパツド形成領域の二酸化シリコン
（SiO2）膜５を選択的に除去し、続いて基板の全
面に、真空蒸着法を使用して、チタン（Ti）、白
金（Pt）、及び金（Au）よりなる層６，７、及び
８を順次形成したのち、ボンデイングパツド形成
領域以外の領域の上記三重層を、リフトオフ法に
よりフオトレジストと共に一括除去することによ
つて実行できる。
Au）よりなるゲート用ボンデイングパツドを形
成する。この工程は、まず、フオトリソグラフイ
ー法とフツ酸（HF）をエツチング液としてなす
ウエツトエツチング法とを使用して、ゲート用ボ
ンデイングパツド形成領域の二酸化シリコン
（SiO2）膜５を選択的に除去し、続いて基板の全
面に、真空蒸着法を使用して、チタン（Ti）、白
金（Pt）、及び金（Au）よりなる層６，７、及び
８を順次形成したのち、ボンデイングパツド形成
領域以外の領域の上記三重層を、リフトオフ法に
よりフオトレジストと共に一括除去することによ
つて実行できる。
第５図に、上記工程により形成されたGaAs
MES FETの基板の平面図（但し、絶縁膜は図示
せず。）を示す。図において、１０，１１は、介
在層３と同様金ゲルマニウム（Au・Ge）合金及
び金（Au）との混合物よりなるソース・ドレイ
ン電極配線・ボンデイングパツドであり、９は、
チタン／白金／金（Ti／Pt／Au）よりなるゲー
ト用ボンデイングパツドである。
MES FETの基板の平面図（但し、絶縁膜は図示
せず。）を示す。図において、１０，１１は、介
在層３と同様金ゲルマニウム（Au・Ge）合金及
び金（Au）との混合物よりなるソース・ドレイ
ン電極配線・ボンデイングパツドであり、９は、
チタン／白金／金（Ti／Pt／Au）よりなるゲー
ト用ボンデイングパツドである。
以上の工程によれば、付加的工程をほとんど必
要とせずに、基板とゲート用ボンデイングパツド
の接着強度を高めることができ、製造歩留りや品
質の向上に有効に寄与する。
要とせずに、基板とゲート用ボンデイングパツド
の接着強度を高めることができ、製造歩留りや品
質の向上に有効に寄与する。
(7) 発明の効果
以上説明せるとおり、本発明によれば、ボンデ
イングパツドに接続されたゲート電極を有する半
導体装置において、ゲート電極引出用ボンデイン
グパツドの剥離を有効に防止し得、製造歩留りが
向上され、寿命の長い半導体装置を提供すること
ができる。
イングパツドに接続されたゲート電極を有する半
導体装置において、ゲート電極引出用ボンデイン
グパツドの剥離を有効に防止し得、製造歩留りが
向上され、寿命の長い半導体装置を提供すること
ができる。
第１図乃至第４図は、本発明の一実施例に係る
GaAs MES FETの製造方法において、本発明
の要旨である、ゲート電極・配線及び基板との介
在層を有するボンデイングパツド形成工程の主要
製造工程完了後の基板断面図であり、第５図は、
完成したGaAs MES FETの基板平面図である。 １……半絶縁性基板（GaAs）、２……動作層
（nGaAs）、３……介在層（Au・Ge合金とAuと
の混合物）、４……ゲート電極・配線（Al）、５
……絶縁膜（SiO2）、６，７，８……ゲート用ボ
ンデイングパツド（Ti／Pt／Au三重層）、９…
…ゲート用ボンデイングパツド（Ti／Pt／Au三
重層）、１０，１１……ソース・ドレイン電極・
配線・ボンデイングパツド（Au・Ge合金とAu
との混合物）。
GaAs MES FETの製造方法において、本発明
の要旨である、ゲート電極・配線及び基板との介
在層を有するボンデイングパツド形成工程の主要
製造工程完了後の基板断面図であり、第５図は、
完成したGaAs MES FETの基板平面図である。 １……半絶縁性基板（GaAs）、２……動作層
（nGaAs）、３……介在層（Au・Ge合金とAuと
の混合物）、４……ゲート電極・配線（Al）、５
……絶縁膜（SiO2）、６，７，８……ゲート用ボ
ンデイングパツド（Ti／Pt／Au三重層）、９…
…ゲート用ボンデイングパツド（Ti／Pt／Au三
重層）、１０，１１……ソース・ドレイン電極・
配線・ボンデイングパツド（Au・Ge合金とAu
との混合物）。
Claims (1)
- １ 基板上に形成された動作層から該基板上に延
在された電極と、該電極に接続されたボンデイン
グパツドとを備え、該ボンデイングパツドと基板
との間に、該基板と合金化し且つボンデイングパ
ツドとの密着性が高い物質が介在されてなること
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57187918A JPS5976437A (ja) | 1982-10-26 | 1982-10-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57187918A JPS5976437A (ja) | 1982-10-26 | 1982-10-26 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5976437A JPS5976437A (ja) | 1984-05-01 |
| JPS641050B2 true JPS641050B2 (ja) | 1989-01-10 |
Family
ID=16214479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57187918A Granted JPS5976437A (ja) | 1982-10-26 | 1982-10-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5976437A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1184723B (it) * | 1985-01-28 | 1987-10-28 | Telettra Lab Telefon | Transistore mesfet con strato d'aria tra le connessioni dell'elettrodo di gate al supporto e relativo procedimento difabbricazione |
| JP6136644B2 (ja) * | 2013-06-28 | 2017-05-31 | 富士電機株式会社 | 半導体圧力センサ装置およびその製造方法 |
-
1982
- 1982-10-26 JP JP57187918A patent/JPS5976437A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5976437A (ja) | 1984-05-01 |
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