JPS6125227B2

JPS6125227B2 -

Info

Publication number: JPS6125227B2
Application number: JP54133468A
Authority: JP
Inventors: Oomori Masahiro; Enu Hoori Jeemuzu; Rosu Andaason Jee
Original assignee: ABANTETSUKU Inc
Current assignee: ABANTETSUKU Inc
Priority date: 1978-11-13
Filing date: 1979-10-16
Publication date: 1986-06-14
Also published as: US4213840A; JPS5567172A

Description

【発明の詳細な説明】本発明は金属半導体電界効果トランジスタ
（MESFET）の製造方法に関し、特に該トランジ
スタのゲート電極の形成方法に関する。

金属半導体電界効果トランジスタ
（MESFET、普通FETと書かれる）の製造は、
半導体基板の表面にドレーン電極、ソース電極及
びゲート電極を形成することにより行なわれる。
ドレーン電極およびソース電極にはホーム接触が
一般に用いられるが、ゲート電極には整流性のあ
るシヨツトキー障壁性の金属半導体接合システム
が用いられる。

ゲート電極を製造するのに用いられている現在
の技術では、ゲートを短くして、ゲート幅方向の
電気抵抗を低くすることが試みられ、またゲート
金属層の形成の前に半導体を予備エツチングする
こともときには行なわれている。また、ゲート金
属層形成によつて半導体内に誘導される応力が極
めて小であることも望まれる。さらにまたゲー
ト・ソース間およびゲート・ドレーン間の電極の
間隔を狭めるために、ゲート構造は自己整列法を
用いることができるものであることが望まれる。
ゲート電極を製造するのに用いられている現在の
技術はこれらの特徴のいくつかを有するが、すべ
てを有しているわけではない。

今日用いられている通常の技術には、前もつて
形成したフオトレジストパターンを用いて、ゲー
ト電極だけを残して、半導体表面から蒸着金属を
除去する技術が含まれている。この場合には、短
いゲート長が得られ、また半導体は金属付着以前
にエツチングし得るが、該方法によつてせり上が
つた形状に形成される金属層が薄いためにゲート
幅方向の電気抵抗はきびしく限定される。この技
術の一例は米国特許第4048712号に開示されてい
るが、該特許に記載のゲート構造は特に薄くはな
い。上記した特許に記載の構造においては、ソー
スおよびドレーンの金属層の自己整列が達成され
ているが、この特徴はこの種の他の先行技術の方
法には一般に存在しない。

もの一つの通常の技術は、半導体表面全体上に
シヨツトキー障壁金属層を形成し、ゲート領域を
写真印刷により開口し、これらの開口内に金を電
解めつきし、ゲート電極を取囲む領域からフオト
レジストおよび裸金属を除去する工程を含む。こ
の方法は、短いゲート長と比較的低いゲート抵抗
を与えるが、予備エツチング技術と共に用いるこ
とができない。金をフオトレジスト上にめつきす
ることができなければ、このゲート形成技術によ
り得られる構造にもソースおよびドレーンの金属
層の自己整列式形成方法を用いることができな
い。

さらに通常の技術は、フオトレジスト層から写
真印刷によつて郭成した領域を除去してゲート領
域の開口を形成し、次に残余のフオトレジスト層
及びゲート領域の表面に金属膜を蒸着し、その後
に、超音波振動が加えられる溶解槽に浸漬して、
溶解液によつてフオトレジスト層を除去するとと
もに、振動によつてゲート領域以外に位置して既
にフオトレジスト層が除去されることによつて支
持されていない金属層を破壊（除去）する技術が
含まれている。この技術によると、除去しなけれ
ばならないこともあつて、金属層を厚く付着する
ことができない。

先行技術のマイクロ波FET用ゲート金属層の
形成方法の上述およびその他の欠点は、半導体表
面上にフオトレジスト材料の第１層を形成し、除
去すべきフオトレジスト層の第１領域を写真印刷
技術で確定し、第１領域を除去してゲート電極の
ベース領域を形成し、残余のフオトレジストおよ
び解放されているベース領域の上に第１金属層を
形成する工程を含む本発明の方法によつて克服さ
れる。つぎに第１金属層の上に第２フオトレジス
ト層を形成し、第２フオトレジスト層のある領域
を写真印刷技術で確定して除去する。この除去し
た領域はベース領域の上であり、それによつて第
２フオトレジスト層内に拡大された開口を形成す
る。その後、第１金属層の上にある第２フオトレ
ジスト層の拡大された開口内のみにめつき法によ
つて第２金属層を形成して、ゲート電極を形成す
る。基板表面および電極の最も長い辺に垂直な平
面内での断面でみたゲート電極の形状は、「Ｙ」
字形または「Ｔ」字形である。第１および第２の
フオトレジスト層のすべての残留層と第２金属層
の下にある部分を除いたすべての第１金属層とは
後で除去される。

本発明の方法の他の実施例においては、ソース
電極およびドレーン電極を予め形成し、ゲート電
極と、ソース電極およびドレーン電極上の金属層
とを一連の工程によつて同時に形成する。すなわ
ち、ソース電極およびドレーン電極用の上部開口
はゲート電極と共に第１および第２のフオトレジ
スト層内に写真印刷的に郭成される。この方法に
よると、装置の頂面の機械的支持力が大きくな
り、接着パツド内の寄生抵抗が低下し、金属層が
厚くなることによつて接続電線の装着が容易とな
る。

本発明の好ましい実施例においては、第１金属
層を形成する段階は、チタン・タングステン合金
層を形成し、次いで金の層を形成することを含
む。この層形成は低電力RFスパツタリングによ
つて行う。チタン・タングステン合金は10重量％
のチタンを含む。チタン・タングステン合金層は
約1000オングストロームの厚さに形成する。次の
金属は約500オングストロームの厚さに形成す
る。

第２金属層は金であり、電極めつきによつて１
乃至1.5ミクロンの厚さに形成する。

ゲートのベース領域に対応する第１フオトレジ
スト層部分に開口を形成する場合、基板表面に平
行な平面において開口の最も短い辺（ゲート長に
対応する）の寸法は１ミクロンであり、第２フオ
トレジスト層内の開口の最も短い辺の寸法は１乃
至２ミクロンである。このようにして短いゲート
長が得られるが、ゲートの上方部分が拡大されて
いるためにゲート幅方向の電気抵抗が低くなる。

本発明によるマイクロ波FETのめつきされた
「Ｙ」字形ゲート金属層は、多くの有用な特徴を
有し、該フオトレジスタの高周波数特性を最適に
する。ゲートの下の半導体材料は金属層を付着す
る前にエツチング加工し得る。ゲート長は通常の
せり上げゲート技術で得られるゲート長、典型的
にはミクロン以下のゲート長と同じであるが、上
述したように、ゲートはベース部分の両側に延び
る広い頂部を有する。これによりゲート幅方向の
電気抵抗は低くなる。またこの広い頂部により本
発明の第１実施例における自己整列構造が容易と
なる。というのはドレーンおよびソースの蒸着が
ゲート部分の近くではさえぎられるからである。
またＹ字形ゲートに用いる金属層を形成すること
により半導体における応力損傷を極めて低くする
ことができる。

第１Ａ図乃至第１Ｅ図を参照して説明すると、
ゲート電極を形成するため、ガリウムひ素
（GaAs）等の半導体ウエーハ１０をまず作製す
る。これには層をエピタキシヤル成長させる方法
や、選択的にメサ構造を形成する方法等がある
が、また必ずしも必要でないがドレーン電極とソ
ース電極を形成することもできる。そのような半
導体ウエーハ１０の断面が第１Ａ図に示されてい
る。その後、半導体ウエーハ１０の上にポジ型フ
オトレジスト第一層１２を形成する。次に通常の
写真印刷技術により、フオトレジスト層の領域１
４（ゲート電極のベース領域に対応する）を選択
的に除去する。フオトレジスト層１２の厚さは
0.6ミクロン乃至0.9ミクロンである。図面と平行
な方向における開口の径は約0.5ミクロンであ
る。この距離はゲートの長さに相当する。本明細
書においては、ゲート幅およびゲート長という用
語は通常の意味を有するものとして用いている。
前記の長さはソース電極からドレーン電極に至る
仮想的な第一の線の方向に対してとるものとす
る。前記の幅は第一の線に対して垂直な第二の仮
想的線の方向にとるものとする。前述のようにマ
イクロウエーブFETに対しては電気抵抗を低く
保ちながら、ゲート長さを可能な限り短くするこ
とが望ましい。フオトレジスト層１２にゲート開
口を形成した後、所望に応じ最初のゲート金属層
形成をする前に、半導体をエツチングすることが
できる。

さらに第１Ｂ図を参照して説明するが、ウエー
ハ１０を次に金属化する。第一金属層１６は実際
にはチタン・タングステン合金および金の連続層
である。フオトレジスト層１２の付着に伴う過熱
と以後の変形を防止するとともに、スパツター付
着を行なう場合にゲート電極部の半導体表面に起
る放射線損傷を減少させるため、第一層１６は非
常に低出力にて付着される。合金は重量にして10
％のチタンを含む。チタン・タングステン合金の
厚さは約1000オングストロームである。その下の
金の層の厚さは約500オングストロームである。
層形成は、例えば、RFダイオードスパツターに
より約25ワツトで行なうことができる。この工程
を遂行するための適切な装置はMRC（マテリア
ル・リサーチ・コーポレーシヨン）またはパーキ
ン・エルマ・アルテツク社で製造されており、直
径15.24cm（６インチ）のターゲツトと、９ミク
ロンアルゴン柱の圧力と、2.54cm（１インチ）乃
至3.81cm（1.5インチ）の公称ターゲツト基材間
隔とを有する。その他の装置であつても、フオト
レジスト層１２の過熱および変形を起さないよう
に低出力で同じ付着を行なえるものであれば、そ
れを使用することができる。

シヨツトキー障壁電極のベースを形成する層１
６として特に有利な合金を例に挙げたが、多数の
他の適当な金属、例えばタングステン、モリブデ
ン、プラチナ、パラジウム、アルミニウム、クロ
ム、ハフニウムおよびこれら金属の合金類の使用
も可能であることは当業者には明らかである。

さらに第１Ｃ図を参照すると、金属層１６が完
成すると、第二のポジ型フオトレジスト層１８を
ウエーハ上に約1.7ミクロンの厚さに形成する。
次に開口２０を写真印刷技術により郭成して除去
して形成する。この開口２０は、すでにフオトレ
ジスト層１２内に形成したベース領域の開口１４
と較べて同様の形状を有するが、もう少し大きな
寸法を有する。ゲート長さの方向にとつたその寸
法は1.5乃至２ミクロンであつて、これに対し第
一開口１４の間隙は0.5ミクロンである。開口２
０をベース領域１４上に整合するように位置づけ
る。

さらに第１Ｄ図を参照すると、開口２０内の露
出した金属層領域のみに厚さ１乃至1.5ミクロン
の金属２２で電気分解めつきする。過剰のフオト
レジストおよび金属を次に第１Ｅ図に示すように
除去し、完成したゲート電極を残す。開口１４，
２０を満たしている金属以外のすべての金属層を
除去し、全てのフオトレジストを除去する。この
除去を行なう適切な方法は、ポジ型フオトレジス
ト除去のためにアセトン等の溶媒に浸漬し、金の
電解エツチングを行い、チタン・タングステン合
金の金属層１６を化学的に（H₂Oを用いて）除去
することを含む。

第１Ｅ図において最もよく見られるように、基
板表面とゲート電極の幅方向との両方に垂直な平
面内にとつたゲート電極断面はＹ字形またはＴ字
形を有する。ゲート電極はエウーハと接触する比
較的幅の狭い茎部分および茎部分の両側部に張り
出す大きな、すなわち延長された、肩部分を有す
る。

第２図はゲート電極２４の完成予想図を示す。
ゲートベースの各側に隣接した領域はゲート電極
２４の上部領域により効果的に遮蔽されるので、
所望に応じ蒸着したドレーン２６および蒸着した
ソース２８を自己整合させるのに利用することが
できる。

第３Ａ図乃至第３Ｅ図は本発明の設計変更例を
示す。第１Ａ図から第１Ｅ図に示した実施例に対
応する素子の番号にはプライムを付して示す。第
１Ａ図から第１Ｅ図を用いて説明した実施例の設
計変更は、基本的には、ゲート電極を形成する前
にソース電極とドレーン電極とを形成しなければ
ならないことと、ソース電極およびドレーン電極
上の金属構造体をゲート電極と同時に形成するこ
とである。

ドレーン電極およびソース電極用のオーム接点
２９をまず公知技術、たとえば、フオトレジスト
層（図示せず）を最初に付着して、写真印刷によ
つてドレーン開口部およびソース開口部を郭成し
てから除去し、次いで所定の種々の金属層を順次
付着形成し、ドレーン開口およびソース開口の周
囲領域からフオトレジストおよび過剰金属を除去
し、最後に諸層が層相互及び半導体表面と合金化
するまで加熱することにより形成する。次にポジ
型フオトレジスト層１２′を半導体ウエーハ１
０′上に形成する。フオトレジスト層１２′の開口
１４′の両側に開口３０，３２を形成する。追加
の開口３０，３２はすでに形成されたドレーン電
極２９およびソース電極３１の領域のほぼ上に位
置する。

フオトレジスト層に開口１４′，３０，３２を
形成した後、ウエーハ表面の全体を金属化する。
第一金属層１６′は実際にはチタン・タングステ
ン合金層と金の層との連続層であり、過熱と付着
後の変形がフオトレジスト層１２′に起こらない
ように、またスパツタリングを行なう場合には放
射線損傷が小さいように、非常に低出力で付着を
行なう。本発明の第一の実施例におけるように、
この合金は重量にして10％のチタンを含む。チタ
ン・タングステン合金の厚さは同じく約1000オン
グストロームである。これにつづく金属の層さは
約500オングストロームである。これらの層の形
成は第１Ａ図乃至第１Ｅ図を参照して説明した実
施例と同じ方法で行なう。

さらに第３Ｃ図を参照して説明する。金属層１
６′が完成すると、第二のポジ型フオトレジスト
層１８′をウエーハ上に厚さ約1.7ミクロンに形成
する。大きな開口２０′とともに、さらに二個の
大きな開口３４，３６を第二のフオトレジスト層
中に同時に形成する。これらの開口３４，３６は
第一フオトレジスト層１２′中のはじめの開口３
０，３２の上に位置し、すでに形成されたドレー
ン電極２９およびソース電極３１にほぼ対応する
位置にある。

第３Ｄ図において、開口２０′，３４，３６内
に露出した金属領域は金の層２２′を厚さ１乃至
1.5ミクロンに電解めつきしたものである。次に
過剰フオトレジスト層と過剰金属を第３Ｅ図に示
すように除去する。その結果、完成したゲート電
極３８と、ドレーン電極およびその上の金属構造
体４０と、ソース電極およびその上の金属構造体
４２とが残る。上記の除去を行なうにあたつての
適切な方法の一つとしては、ポジ型フオトレジス
ト層除去のためにアセトン等の溶液に数次にわた
り浸漬し、金の層を電解エツチングをし、そして
チタン・タングステン合金の金属層１６′を化学
的に（H₂O₂を主に用いて）除去する方法があ
る。

本発明のこの実施例における利点の一つは、ド
レーン電極、ソース電極およびされらの上の金属
構造体４０，４２がゲート３８と相まつて、ゲー
ト３８だけのときよりも半導体ウエーハ１０′の
表面に機械的に強い保護を与えることである。そ
の理由は、完成トランジスタの大きな領域がほぼ
同じ高さを持つからである。別の利点としては、
付着した金属層を後で除去する必要が無いことか
ら、金属層を厚く付着することができ、例えば、
第３図に示すように、ドレーン電極およびソース
電極が比較的厚い金属の積層構造体であるため
に、これらの電気低抗が小さいことである。金の
層の厚さが増大したことにより完成トランジスタ
への導線の接続はより容易に、かつより高い信頼
性をもつて行なうことができる。

本明細書に用いた用語および表現は説明のため
に用いたものであつて限定のためではない。また
このような用語および表現の使用に際しては、説
明した諸特徴の均等物またはその部分を除外する
意図はなく、本発明の特許請求の範囲内で各種の
設計変更が可能であることを理解されたい。

【図面の簡単な説明】

第１Ａ図乃至第１Ｅ図は本発明の方法の第１実
施例によるFETのゲート電極の製造工程を示す
断面図であつて、第１Ａ図は第１写真印刷段階を
示し、第１Ｂ図はベース金属化段階を示し、第１
Ｃ図は第２写真印刷段階を示し、第１Ｄ図は電解
めつきによつて形成した第２金属を示し、第１Ｅ
図はフオトレジストおよび過剰金属を除去した後
に得られたゲート電極を示す。第２図は完成した
FETの一部の斜視図であつて、最終ゲート電
極、ソース電極、ドレーン電極、およびゲートに
隣接したボンデイングパツドを示す。第３Ａ図乃
至第３Ｅ図は本発明の方法の第２実施例による
FETのゲート電極の製造工程を示す断面図であ
つて、第３Ａ図は第１写真印刷段階を示し、第３
Ｂ図はベース金属化段階を示し、第３Ｃ図は第２
写真印刷段階を示し、第３Ｄ図は電解メツキによ
つて形成した第２金層を示し、第３Ｅ図はフオト
レジストおよび過剰金属を除去した後に得られた
ゲート電極、ソース電極、ドレーン電極、および
その上にある金属構造を示す。１０……半導体基板、１２，１８……フオトレ
ジスト層、１４，２０，３０，３２，３４，３６
……開口、１６……第一金属層、２２……金の
層、２４，３８……シヨツトキー障壁ゲート電
極、２６，２９……ドレーン電極、２８，３１…
…ソース電極。

Claims

【特許請求の範囲】１電界効果トランジスタの製造方法であつて、
ゲート電極と、前もつて形成したソース電極及び
ドレーン電極用の金属積層構造体とを半導体表面
に形成する方法において、 (a) 上記半導体表面にフオトレジスト材料の第１
層を付着して、 (b) 上記第１フオトレジスト層から除去すべき個
別の領域を写真印刷によつて郭成し、次にこれ
らの領域を除去してゲート電極のベース領域に
対応するように上記第１フオトレジスト層に開
口部を形成し、さらに、上記ソース電極及びド
レーン電極を被覆している領域を除去し、上記
開口部は上記ソース電極からドレーン電極への
仮想線に対する平行な方向が最も狭くなつてい
ることとし、 (c) 残余の第１フオトレジスト層、上記ベース領
域及び上記積層構造領域の上に、第１金属層が
上記第１フオトレジスト層、上記ベース領域及
び上記積層構造領域と電気的に接触しうるよう
に、上記第１金属層を付着して、 (d) 上記第１金属層上に第２フオトレジスト層を
付着して、 (e) 上記ゲート電極のベース領域と、上記ソース
電極及びドレーン電極の積層構造領域とを被つ
て表出させない領域であつて上記第２フオトレ
ジスト層から除去すべき個別の領域を、電気写
真印刷によつて郭成し、このようにして得られ
た領域を除去して上記第２フオトレジスト層に
開口部を形成し、この開口部は上記ソース電極
からドレーン電極への仮想線に対する平行な方
向の幅が、上記第１フオトレジスト層の開口部
と比べて広くなつていることとし、 (f) 上記第２フオトレジスト層の開口部のみに、
めつき法によつて第２金属層を付着して、 (g) 残余の第１及び第２のフオトレジスト層を全
て除去すると共に、上記第２金属層の下層に位
置する第１金属層の部分を除いた全ての上記第
１金属層を除去するとの諸工程を有することを特徴とする方法。２特許請求の範囲第１項記載の半導体表面にゲ
ート電極を製造する方法において、第１金属層を
付着する工程に、チタン・タングステン合金を付
着し続いて金の層を付着する工程を含むことを特
徴とする方法。３特許請求の範囲第２項記載の半導体表面にゲ
ート電極を製造する方法において、チタン・タン
グステン合金に重量にして10％のチタンを含有さ
せることを特徴とする方法。４特許請求の範囲第２項記載の半導体表面にゲ
ート電極を製造する方法において、チタン・タン
グステン合金を約1000Åの厚さまで付着して層を
形成することを特徴とする方法。５特許請求の範囲第２項記載の半導体表面にゲ
ート電極を製造する方法において、金を500Åの
厚さまで付着して層を形成することを特徴とする
方法。６特許請求の範囲第１項記載の半導体表面にゲ
ート電極を製造する方法において、第１金属層
を、過度の過熱及びそれに伴なう第１フオトレジ
スト層の変形を防止するのに十分な低い電力での
RFスパツタリングによつて付着することを特徴
とする方法。７特許請求の範囲第１項記載の半導体表面にゲ
ート電極を製造する方法において、第２層を付着
する工程に、金の層をめつきする工程を含むこと
を特徴とする方法。８特許請求の範囲第７項記載の半導体表面にゲ
ート電極を製造する方法において、金を１乃至
1.5ミクロンの厚さまでめつきすることを特徴と
する方法。９特許請求の範囲第１項記載の半導体表面にゲ
ート電極を製造する方法において、第１金属層を
付着する工程に、チタン、モリブデン、プラチ
ナ、パラジウム、アルミニウム、クロム及びハフ
ニウムより成る群から選択した金属の層を付着す
る工程を含むことを特徴とする方法。