JPS63318151A - Ｄｒａｍメモリセル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、１トランジスタ、１キヤノぐシタ型のＤＲ
ＡＭ　（ダイナミック・ランダム拳アクセスｅメそりン
メモリセルに勿するものである。

（従来の技術） 一般にＤＲＡＭのメモリセルは、１トランジスタ・１キ
ヤパシタからなり、キャパシタに電荷を蓄積することに
より情報の記憶を行っている。従来、この種のメモリセ
ルとしては、２次元の平面構造からなるプレーナ型メモ
リセルが用いられてきたが、メグビット級のＤＲＡＭで
は、キャノぐシタを上方に積み上けるスタック型メモリ
セルや、半導体基板に溝を堀ジ、該溝内にキャノぐシタ
を形成するトレンチ型メモリセルといった３次元構造化
により実効的なキャノぐシタ面積を増大させるメモリセ
ルが使われ始めている。その理由は、キャパシタの容量
が小はい（すなわち、キャパシタに蓄積される電荷蓋が
少ない）場合、回路の誤動作（記憶信号が小さいため）
や、アルファ線によるンフトエラーが起こりやすくなる
などの問題が住じることにある。

第２図は従来の通常のスタック型メモリセルの断面図で
ある。この図において、１Ｆｉｐｕシリコン基板であり
、このＰ型シリコン基板１上の非能動領域にフィールド
酸化膜２が形、成される一方、能動領域にゲート酸化膜
３．ゲート電極４および一対のＮ型拡散層５ａ、５ｂが
形成されトランジスタが構成されている。そして、その
トランジスタを構成する一方のＮ型拡散層５ｂの一部が
、基板１上の全面の絶縁膜６およびゲート酸化膜３の開
孔部７（以後セルフコンタクトと記す）を通して該絶縁
膜６上のＮ型ポリシリコンよりなるキャパシタ下部電極
８に接続されておシ、このキャパシタ下部電極８上にキ
ャ／、ｏシタ誘電体膜９、更にＮ型ポリシリコンよりな
るキャパシタ上部電極１０が配餘されメモリキャノにシ
タが構成される。

この構造では、上方に積み上けられたメモリキャパシタ
およびＰ型シリコン基板１とＮ型拡散層５ｂによる接合
容量とから一定の容量を得ることができる。

（発明が解決しようとする問題点） しかしながら、上記のような従来のスタック型メモリセ
ルは次のような欠点を有している。まず、上方に積み上
げられたメモリキャパシタでは、電荷蓄積容量を増大ざ
ぜるため、凹凸を設けて実効的な表面積を増大式ぜる、
あるいはキャパシタ誘電体膜９を薄くするなどの構造が
考えられるが、誘電体膜９を薄くした場合は、耐圧の低
下および電荷の漏れが間組とクク、また前者の凹凸を設
ける場合は、七の後の微細パターン形成が困難となる。

このように、メモリキャパシタでは、物理的またはプロ
セス的な制約に工って一定値以上の電荷蓄積容量を得る
ことは難しい。次に、Ｐ型シリコン基板ｌとＮ型拡散層
５ｂによる接合容■は、基本的匹は、低濃度側に該当す
るＰ型シリコン基板ｌの濃度を良くすれば空乏層拡がシ
が抑えられ接合容量か増加するが、Ｐ型シリコン基板１
とキャパシタ下部電極に接続でれるＮ型拡散層５ｂ以外
の接合容量も同時に増加するため、トランジスタ延いて
は回路のスピードの低下、あるいは充放電電荷増による
消費電流の増加をもたらしてしまう。

以上のように、従来のスタック型メモリセルでは、半導
体プロセスまたは物理的制約、あるいは回路性能上の制
約から、一定値以上の電荷蓄積容量を得ることはできな
かった。

この発明は、以上述べた半導体プロセスまたは物理的制
約および回路性能上の問題を伴うことなく電荷蓄積容量
を増加させることのできるスタック型のＤＲＡＭメモリ
セルを提供することを目的とする。

（問題点を解決するための手段） この発明は、スタック型の１トランジスタ・１キヤノぐ
シタＤＲＡＭメモリセルにおいて、キャパシタ下部電極
と接続されるトランジスタの一方の拡散層の領域下での
養牛導体基板に、該基板の不純物一度より筒い高濃度不
純物領域を形成するものである。

（作　用） 上記のような構造によれば、高濃度不純物領域により、
キャパシタ下部電極に接続てれる拡散層部分でのみ接合
容量が増大し、電荷蓄積容量が増大する。

（実施例） 以下この発明の一実施例を図面を参照して説明する。第
１図はこの発明の一実施例の断面図である。この図にお
いて、２１はＰ型シリコン基板であシ、この基板２１上
の非能動領域にフィールド酸化膜２２が形成される一方
、能動領域にゲート酸化膜２３．ゲート電極２４および
一対のＮ型拡散層２５ａ、２５ｂが形成されトランジス
タカ構成されている。そして、そのトランジスタを構成
する一方のＮ型拡散層２５ｂの一部が、基板２１上の全
面の絶縁膜２６およびゲート酸化膜２３に開けた開孔部
であるセルフコンタクト２７’＆Ａして該絶縁膜２６上
のＮ型ポリシリコンよりなるキャノ々シタ下部ｔ＆２８
に接続されておジ、このキャパシタ下部電極２８上にキ
ャパシタ誘電体膜２９、更にＮ型ポリシリコンよりなる
キャパシタ上部電極３０が配置されメモリキャノぐシタ
が構成されている。また、Ｐ型シリコン基板２１内には
、前記トラン７スタの一対の拡散層２５ａ、２５ｂのう
ち、前記キャパシタ下部電極２８と接続される一方のＮ
型拡散層２５ｂの下に限定して、しかも、この例では、
その一方のＮ型拡散層２５ｂ下のうち、該拡散層２５ｂ
が前記キャパシタ下部電極２８と接続される領域の下に
限定して、Ｐ型シリコン基板２１の不純物濃度（１×１
０１４〜５×１０１６ｃＩｎ−３）より高い不純物濃度
（Ｉ　Ｘ　１０１７〜ｌ　Ｘ　１０１８ｃｍ−３）の、
基板２１と同極性（Ｐ型）の不純物領域３１が形成され
る。したがって、このメモリセルによれば、キャパシタ
下部電極２８に接続される拡散層２５ｂの部分でのみ接
合容量が増大し、電荷蓄積容量が増大する。

なお、上記一実施例では、キャ）Ｊ？シシタ部電極２８
と接続される部分に限定してＮ型拡散層２５ｂ下に高濃
度不純物領域３１を形成したが、Ｎ型拡散層２５ｂの下
全体に高濃度不純物領域を形成するようにしてもよい。

（発明の効果） 以上絆述したように、この発明のＤＲＡＭメモリセルに
よれば、キャパシタ下部電極に接続される拡散層部分で
のみ接合容量を増大させ、電荷蓄積容量を増大させるよ
うにしたので、メモリキャノξシタ面８ｊを変えること
なく電荷蓄積容ｉを増加させることができ、メモリキャ
パシタに凹凸を設けて実効的な表面積を増大させる必要
がなくなる。

そのため、その後の微細ノ々ターン形成に支障をきたす
ようなプロセス的な問題が発生しないで電荷蓄積容量を
増加できる利点がある。１だ、キヤ、ｅシタ訪電体膜厚
を薄くすることなく電荷蓄積容量を増加できるので、訪
電体族を薄くした時に発生する耐圧の低下および電荷の
漏れなど物理的間融を伴うことなく電荷蓄積容量の増加
が可能となる。

また、接合容量の増加は、キャパシタ下部電極に接続さ
れる拡散層部分でのみ行われておジ、Ｌ＆がって、トラ
ンジスタ延いては回路のスピードの低下あるいは充放＊
を荷増による消費電流の増加をもたらすなどの問題を付
随することなく電荷蓄積容量を増加できる利点がある。

【図面の簡単な説明】

Ｍ１図はこの発明のＤＲＡＭメモリセルの一実施例を示
す断面図、第２図は従来のＤＲＡＭメモリセルの断面図
である。 ２１・・・Ｐ型シリコン基板、２３・・・ゲート酸化膜
、２４・・・ゲート電極、２５ａ、２５ｂ・・・Ｎ型拡
散層、２８・・・キャパシタ下部電極、２９・・・キャ
ノゼシタ訪電体膜、３０・・・キャパシタ上部電極、３
１・・・高濃度不純物領域。 特許出願人　沖電気工業株式会社 本＃ｅｆ４−５　ａイ列のフターツク型メεソ仁ツム第
１図 ＜ｔ９のスタック１′ノとり仁ル ｓ　　２　　図

Claims (2)

【特許請求の範囲】
1. （１）半導体基板にゲート酸化膜、ゲート電極および一
   対の拡散層からなるトランジスタを形成するとともに、
   該トランジスタの一方の拡散層に接続されるキャパシタ
   下部電極、その上のキャパシタ誘電体膜、その上のキャ
   パシタ上部電極からなるメモリキャパシタを前記基板上
   に形成したスタック型の１トランジスタ、１キャパシタ
   ＤＲＡＭメモリセルにおいて、 キャパシタ下部電極と接続される一方の拡散層の領域下
   でのみ半導体基板に、該基板の不純物濃度より高い高濃
   度不純物領域を形成したことを特徴とするＤＲＡＭメモ
   リセル。
2. （２）高濃度不純物領域は、キャパシタ下部電極と接続
   される一方の拡散層下のうち、特に該拡散層がキャパシ
   タ下部電極と接続される領域下に限定して基板に形成し
   たことを特徴とする特許請求の範囲第１項記載のＤＲＡ
   Ｍメモリセル。