JPS62193168A - １トランジスタ型ｄｒａｍ装置 - Google Patents
１トランジスタ型ｄｒａｍ装置Info
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- JPS62193168A JPS62193168A JP61034692A JP3469286A JPS62193168A JP S62193168 A JPS62193168 A JP S62193168A JP 61034692 A JP61034692 A JP 61034692A JP 3469286 A JP3469286 A JP 3469286A JP S62193168 A JPS62193168 A JP S62193168A
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- electrode layer
- electrode
- trench
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/377—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate having a storage electrode extension located over the transistor
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は１トランジスタ型ＤＲＡＭ装置特に高密度高信
頼性の１トランジスタ型ＤＲＡＭ装置に関する。
頼性の１トランジスタ型ＤＲＡＭ装置に関する。
従来の技術
近年、半導体メモリ装置の高密度化が進み、特にＤＲＡ
Ｍの高集積化、大容量化は著しい。このようなりＲＡＭ
の発展はそのチップサイズの半分以上の面積を占めるメ
モリセルの高密度化技術の発展に負う所が大きい。現在
、一層の高密度化を目的として種々の立体構造ＤＲＡＭ
セルが提案されて来ている。従来、この種の立体構造Ｄ
ＲＡＭＴｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ）１！２４４
−２４７ ） ０第２図において、１はビットラインを
形成するドレイン、２は信号読み出し用トランスファゲ
ートを構成するＭＯＳトランジスタのゲート酸化膜、３
はワード線を構成する、例えばポリシリコンで形成され
たゲート電極、４はメモリセルのソース拡散部、５はメ
モリセルのキャパシタを構成する絶縁薄膜、６はセルプ
レートを形成する例えばポリシリコンを用いたプレート
電極、了はセル間分離用厚膜、８は基板、１０は層間絶
縁膜である。これはいわゆるトレンチ構造といわれるメ
モリセル構造の一例でＦＣＣセル（Ｆｏｌｄｅｄ Ｃｏ
ｐａｃｉｔｏｒ Ｃｅ１ｌ ）と呼ばれるものである。
Ｍの高集積化、大容量化は著しい。このようなりＲＡＭ
の発展はそのチップサイズの半分以上の面積を占めるメ
モリセルの高密度化技術の発展に負う所が大きい。現在
、一層の高密度化を目的として種々の立体構造ＤＲＡＭ
セルが提案されて来ている。従来、この種の立体構造Ｄ
ＲＡＭＴｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ）１！２４４
−２４７ ） ０第２図において、１はビットラインを
形成するドレイン、２は信号読み出し用トランスファゲ
ートを構成するＭＯＳトランジスタのゲート酸化膜、３
はワード線を構成する、例えばポリシリコンで形成され
たゲート電極、４はメモリセルのソース拡散部、５はメ
モリセルのキャパシタを構成する絶縁薄膜、６はセルプ
レートを形成する例えばポリシリコンを用いたプレート
電極、了はセル間分離用厚膜、８は基板、１０は層間絶
縁膜である。これはいわゆるトレンチ構造といわれるメ
モリセル構造の一例でＦＣＣセル（Ｆｏｌｄｅｄ Ｃｏ
ｐａｃｉｔｏｒ Ｃｅ１ｌ ）と呼ばれるものである。
トレンチを基板８の深さ方向に形成するため、トレンチ
深さの制御により蓄積用容量もメモリセルとして必要と
される値（５０ｆＦ以上と一般にいわれている。）を充
分確保できる。またＦＣＣ構造においては、トレンチを
単に信号蓄積キャパシタとしてだけでなく素子分離にも
利用しており、セル間分離用厚膜７を厚くとることによ
りセル間リーク電流を充分低くとることができる。
深さの制御により蓄積用容量もメモリセルとして必要と
される値（５０ｆＦ以上と一般にいわれている。）を充
分確保できる。またＦＣＣ構造においては、トレンチを
単に信号蓄積キャパシタとしてだけでなく素子分離にも
利用しており、セル間分離用厚膜７を厚くとることによ
りセル間リーク電流を充分低くとることができる。
また、立体化構造セルの別の一例として、スタックド構
造があり、これは第３図に示す様な構成である（例えば
、１９８６．６．３０日経エレクトロニクスｐ２０９〜
２３１）。第３図において、１はビットラインを形成す
るドレイン、２は信号読み出し用トランスファゲートと
なるＭＯＳ）ランジスタのゲート酸化膜、３はワード線
を構成する、例えばポリシリコンで形成されたゲート電
極、４はメモリセルのソース拡散部、６はメモリセルの
キャパシタを構成する絶縁膜、６はセルプレートを形成
する例えばポリシリコンを用いたプレート電極、７はセ
ル間分離用厚膜、８は基板、９はメモリセルのソース部
を構成する導電性電極、１０は層間絶縁膜である。キャ
パシタは６のセルプレートと９のメモリセルのソース部
を形成する導電性電極の間に形成され、９の電極のワー
ド線上の部分や側面部をキャパシタとして利用できるこ
とによりセル容量の増加が得られる。α線ソフトエラー
はメモリセルのソース部下のｐｎ接合領域に形成される
空乏層をα粒子が通過することにより生ずるが、このス
タックド構造では、メモリセルのソース拡散部と基板と
の間のｐｎ接合領域が、従来の平面型や前述のトレンチ
構造メモリセルに比べて非常に小さく、そのためα線ソ
フトエラーに対して極めて強くなる。
造があり、これは第３図に示す様な構成である（例えば
、１９８６．６．３０日経エレクトロニクスｐ２０９〜
２３１）。第３図において、１はビットラインを形成す
るドレイン、２は信号読み出し用トランスファゲートと
なるＭＯＳ）ランジスタのゲート酸化膜、３はワード線
を構成する、例えばポリシリコンで形成されたゲート電
極、４はメモリセルのソース拡散部、６はメモリセルの
キャパシタを構成する絶縁膜、６はセルプレートを形成
する例えばポリシリコンを用いたプレート電極、７はセ
ル間分離用厚膜、８は基板、９はメモリセルのソース部
を構成する導電性電極、１０は層間絶縁膜である。キャ
パシタは６のセルプレートと９のメモリセルのソース部
を形成する導電性電極の間に形成され、９の電極のワー
ド線上の部分や側面部をキャパシタとして利用できるこ
とによりセル容量の増加が得られる。α線ソフトエラー
はメモリセルのソース部下のｐｎ接合領域に形成される
空乏層をα粒子が通過することにより生ずるが、このス
タックド構造では、メモリセルのソース拡散部と基板と
の間のｐｎ接合領域が、従来の平面型や前述のトレンチ
構造メモリセルに比べて非常に小さく、そのためα線ソ
フトエラーに対して極めて強くなる。
発明が解決しようとする問題点
このような従来の構成では、ＦＣＣをはじめとするトレ
ンチ構造、スタックド構造のそれぞれについて次の様な
問題があった。
ンチ構造、スタックド構造のそれぞれについて次の様な
問題があった。
まずトレンチ構造のメモリセルは、蓄積容量については
トレンチを所定の深さに選べば必要な大きさの値が得ら
れるが基板深部にトレンチを埋込んでいるため、プレー
ト電極下の基板中の空乏層が大きくなり、α線ン７トエ
ラー率が同一容量の平面型セルに比べて一桁以上も悪く
なる。そのためａ線ソフトエラー率を低くするには、平
面上のキャパシタセル面積部分を大きくする必要があり
高集積化には不利となる。
トレンチを所定の深さに選べば必要な大きさの値が得ら
れるが基板深部にトレンチを埋込んでいるため、プレー
ト電極下の基板中の空乏層が大きくなり、α線ン７トエ
ラー率が同一容量の平面型セルに比べて一桁以上も悪く
なる。そのためａ線ソフトエラー率を低くするには、平
面上のキャパシタセル面積部分を大きくする必要があり
高集積化には不利となる。
これに対し、トレンチの側面あるいは底面にイオンを打
ち込む事により、いわゆるＨｉ−Ｃセル構造を形成して
空乏層の伸びを押える事もできるが、高濃度注入の結果
としてリーク電流の増大や、プロセスの複雑化などが生
じ、実用上問題がある。
ち込む事により、いわゆるＨｉ−Ｃセル構造を形成して
空乏層の伸びを押える事もできるが、高濃度注入の結果
としてリーク電流の増大や、プロセスの複雑化などが生
じ、実用上問題がある。
またトレンチの面にそった薄い絶縁膜を形成する必要が
あるが、トレンチの面の結晶軸に対する方位によって、
絶縁膜（例えばＳ １０２ ）の酸化レートが異なり一
様な厚さの絶縁膜を成長させることが難しく、絶縁耐圧
のバラツキと低下が生じ実用上問題となっている。
あるが、トレンチの面の結晶軸に対する方位によって、
絶縁膜（例えばＳ １０２ ）の酸化レートが異なり一
様な厚さの絶縁膜を成長させることが難しく、絶縁耐圧
のバラツキと低下が生じ実用上問題となっている。
また、メモリセルのキャパシタを構成する絶縁膜の誘電
率の増大と絶縁耐圧の増大の両立のために前記絶縁膜に
Ｓｉ３Ｎ４とＳ １０２の多層構造を用いる必要がある
が、トレンチ内壁を構成する基板の単結晶シリコンに、
Ｓｉ３Ｎ４のストレスによる影響が発生し、基板シリコ
ンに欠陥等が形成され、リーク電流が大きくなり実用上
問題となる。
率の増大と絶縁耐圧の増大の両立のために前記絶縁膜に
Ｓｉ３Ｎ４とＳ １０２の多層構造を用いる必要がある
が、トレンチ内壁を構成する基板の単結晶シリコンに、
Ｓｉ３Ｎ４のストレスによる影響が発生し、基板シリコ
ンに欠陥等が形成され、リーク電流が大きくなり実用上
問題となる。
これらの問題は、高集積化大容量化を更に推し進める際
には、一層重大な障害となることは明らかである。
には、一層重大な障害となることは明らかである。
一方スタックト構造は、メモリセルのソース拡散部のｐ
ｎ接合部の領域が小さく、そのためソフトエラーに強い
という利点をもつ。また素子分離中が平面型セルに比べ
て大きくとれ、素子間リークを容易に押えることができ
るｏしかし、その構造上メモリセル容量の増大に限界が
あり、素子の微細化高集積化に伴ってメモリセル容量が
不足するのは必至である。
ｎ接合部の領域が小さく、そのためソフトエラーに強い
という利点をもつ。また素子分離中が平面型セルに比べ
て大きくとれ、素子間リークを容易に押えることができ
るｏしかし、その構造上メモリセル容量の増大に限界が
あり、素子の微細化高集積化に伴ってメモリセル容量が
不足するのは必至である。
本発明はこのような問題点を解決するもので、蓄積容量
の増大を実現し、高集積化、大容量化が可能で、ンフト
エラー率、リーク電流が大巾に低減し、キャパシタを構
成する絶縁膜の形成が容易なメモリセル構造を備えた半
導体メモリ装置を提供することを目的としたものである
０ 問題点を解決するだめの手段 前記の問題点を解決するために本発明は、一導電型の半
導体基板の所定の領域に形成されたトレンチと、前記ト
レンチの内壁及び前記トレンチの周辺部の前記半導体基
板に形成された素子分離用絶縁厚膜と、前記周辺部の素
子分離用絶縁厚膜に隣接した前記半導体基板と反対導電
型の信号読み出し用ＭＯＳトランジスタのソース領域と
、前記ソース領域に隣接した前記半導体基板上に形成さ
れり前記Ｍｏ Ｓ ）ランジスタのゲート絶縁膜と、前
記ゲート絶縁膜に隣接した前記ソース領域と反対側の前
記半導体基板表面近傍に形成された前記半導体基板と反
対導電型のビットライン用ドレイン領域と、前記素子分
離用絶縁厚膜のトレンチ周辺部上及び前記ゲート絶縁膜
上に設けられたワードライン用第１電極と、前記第１電
極上に形成された眉間絶縁膜と、前記素子分離用絶縁膜
上に設けられたワードライン用第１電極と、前記第１電
極上に形成された眉間絶縁膜と、前記素子分離用絶縁厚
膜上及び前記層間絶縁膜上に形成された下部セルプレー
ト用第２電極層と、前記第２電極層と前記ソース領域の
間に設けられた層間絶縁膜と、前記第２電極層上に形成
されたメモリセルの下部キャパシタの誘電体用絶縁膜と
、前記下部キャパシタ誘電体用絶縁膜上に形成され前記
ソース領域に電気的にコンタクトする第３電極層と、前
記第３電極層上に形成されたメモルセルの上部キャパシ
タの誘電体用絶縁膜と、前記上部キャパシタの誘電体用
絶縁膜上に形成され前記第２電極層と電気的接続部を有
する上部セルプレート用第４電極層とより構成され、か
つ前記トレンチ内の隣接するセルの第３電極層間に第４
電極層が挿入されている事を特徴とする１トランジスタ
型ＤＲＡＭ装置を提供する。
の増大を実現し、高集積化、大容量化が可能で、ンフト
エラー率、リーク電流が大巾に低減し、キャパシタを構
成する絶縁膜の形成が容易なメモリセル構造を備えた半
導体メモリ装置を提供することを目的としたものである
０ 問題点を解決するだめの手段 前記の問題点を解決するために本発明は、一導電型の半
導体基板の所定の領域に形成されたトレンチと、前記ト
レンチの内壁及び前記トレンチの周辺部の前記半導体基
板に形成された素子分離用絶縁厚膜と、前記周辺部の素
子分離用絶縁厚膜に隣接した前記半導体基板と反対導電
型の信号読み出し用ＭＯＳトランジスタのソース領域と
、前記ソース領域に隣接した前記半導体基板上に形成さ
れり前記Ｍｏ Ｓ ）ランジスタのゲート絶縁膜と、前
記ゲート絶縁膜に隣接した前記ソース領域と反対側の前
記半導体基板表面近傍に形成された前記半導体基板と反
対導電型のビットライン用ドレイン領域と、前記素子分
離用絶縁厚膜のトレンチ周辺部上及び前記ゲート絶縁膜
上に設けられたワードライン用第１電極と、前記第１電
極上に形成された眉間絶縁膜と、前記素子分離用絶縁膜
上に設けられたワードライン用第１電極と、前記第１電
極上に形成された眉間絶縁膜と、前記素子分離用絶縁厚
膜上及び前記層間絶縁膜上に形成された下部セルプレー
ト用第２電極層と、前記第２電極層と前記ソース領域の
間に設けられた層間絶縁膜と、前記第２電極層上に形成
されたメモリセルの下部キャパシタの誘電体用絶縁膜と
、前記下部キャパシタ誘電体用絶縁膜上に形成され前記
ソース領域に電気的にコンタクトする第３電極層と、前
記第３電極層上に形成されたメモルセルの上部キャパシ
タの誘電体用絶縁膜と、前記上部キャパシタの誘電体用
絶縁膜上に形成され前記第２電極層と電気的接続部を有
する上部セルプレート用第４電極層とより構成され、か
つ前記トレンチ内の隣接するセルの第３電極層間に第４
電極層が挿入されている事を特徴とする１トランジスタ
型ＤＲＡＭ装置を提供する。
作 用
この構成により、次の様な作用がある。
蓄積容量がトレンチ内に埋め込まれた部分とそれ以外の
平面上の部分から成っており、さらに第３電極の上部、
下部、及び側面部のすべてがセルキャパシタとなるため
に容量が極めて増大する０同じセル面積、同じトレンチ
深さのＦＣＣ構造と比較してもセル容量は缶板上となる
。我々の計算に基づけばセル面積が８）Ｉｖｙ？の場合
（４ＭビットＤＲＡＭ相当）、トレンチ深さを３）１ｍ
とることによりセル容量を約１２０ｆＦとることができ
、セル面積が５）ｔイの場合（１６ＭピットＤＲＡＭ相
当）には、同じくトレンチ深さ３，１１ｍとることによ
り、約ｅｏｆＦとることができ、１つのメモリセルに最
低必要とされる容量の５ｏｆＦを充分に満たすことがで
きる０ また、ソース部の面積を設計上、あるいはプロセス技術
上許容できる限り／Ｊ’ｌさくすることにより、メモリ
セルのソース拡散部と基板との間のｐｎ接合領域を小さ
くすることができるため、メモリセルのリーク電流を極
めて小さくとることができる。
平面上の部分から成っており、さらに第３電極の上部、
下部、及び側面部のすべてがセルキャパシタとなるため
に容量が極めて増大する０同じセル面積、同じトレンチ
深さのＦＣＣ構造と比較してもセル容量は缶板上となる
。我々の計算に基づけばセル面積が８）Ｉｖｙ？の場合
（４ＭビットＤＲＡＭ相当）、トレンチ深さを３）１ｍ
とることによりセル容量を約１２０ｆＦとることができ
、セル面積が５）ｔイの場合（１６ＭピットＤＲＡＭ相
当）には、同じくトレンチ深さ３，１１ｍとることによ
り、約ｅｏｆＦとることができ、１つのメモリセルに最
低必要とされる容量の５ｏｆＦを充分に満たすことがで
きる０ また、ソース部の面積を設計上、あるいはプロセス技術
上許容できる限り／Ｊ’ｌさくすることにより、メモリ
セルのソース拡散部と基板との間のｐｎ接合領域を小さ
くすることができるため、メモリセルのリーク電流を極
めて小さくとることができる。
また前記ｐｎ接合領域が小さいため、それに伴う空乏層
も非常に小さくなり、これによりα線ンフトエラーを抜
本的に低減させることができる。加えてキャパシタとな
る薄い絶縁膜を形成する場合ポリシリコンの酸化レート
は方位に依存せず一様な厚さの絶縁膜を成長させること
ができ、絶縁耐圧のバラツキと低下を押えることができ
る。
も非常に小さくなり、これによりα線ンフトエラーを抜
本的に低減させることができる。加えてキャパシタとな
る薄い絶縁膜を形成する場合ポリシリコンの酸化レート
は方位に依存せず一様な厚さの絶縁膜を成長させること
ができ、絶縁耐圧のバラツキと低下を押えることができ
る。
さらにメモリセルのキャパシタを構成する絶縁膜として
Ｓｔ Ｎ とＳｉＯ２との多層構造を用いた場合でも
、メモリセルのキャパシタを構成する第２及び第３電極
をポリシリコンで形成すれば、Ｓｉ３Ｎ４のストレスに
よる影響を基板に及ぼさずに吸収できることになり多層
絶縁膜の安定形成にも極めて有利となる。
Ｓｔ Ｎ とＳｉＯ２との多層構造を用いた場合でも
、メモリセルのキャパシタを構成する第２及び第３電極
をポリシリコンで形成すれば、Ｓｉ３Ｎ４のストレスに
よる影響を基板に及ぼさずに吸収できることになり多層
絶縁膜の安定形成にも極めて有利となる。
実施例
第１図とは本発明の一実施例による１トランジスタ型Ｄ
ＲＡＭ装置のメモリセル部の要部側断面図である。第１
図ａにおいて、１はビットラインを形成するドレイン、
２は信号読み出し用トランスファゲートを構成するＭＯ
Ｓ）ランジスタのゲート酸化膜、３はワード線を構成す
るポリ７リコンで形成されたゲート電極、４はメモリセ
ルのソース拡散部、５はメモリセルのキャパシタを構成
するＳ １０２絶縁膜、６は下部セルプレートを形成す
るポリシリコンを用いた下部グレート電極、７はセル間
分離用厚膜、８は基板、９はメモリセルのソース部を形
成するポリシリコンを用いた導電性電極、１ｏは層間絶
縁膜、１１は上部セルプレートを形成するポリシリコン
を用いた上部グレート電極である。６の下部プレート電
極と１１の上部プレート電極はメモリセル外部において
電気的に接続されている。キャパシタは６のセルプレー
トと９のメモリセルのソース部を形成する導電性電極の
間に形成される。
ＲＡＭ装置のメモリセル部の要部側断面図である。第１
図ａにおいて、１はビットラインを形成するドレイン、
２は信号読み出し用トランスファゲートを構成するＭＯ
Ｓ）ランジスタのゲート酸化膜、３はワード線を構成す
るポリ７リコンで形成されたゲート電極、４はメモリセ
ルのソース拡散部、５はメモリセルのキャパシタを構成
するＳ １０２絶縁膜、６は下部セルプレートを形成す
るポリシリコンを用いた下部グレート電極、７はセル間
分離用厚膜、８は基板、９はメモリセルのソース部を形
成するポリシリコンを用いた導電性電極、１ｏは層間絶
縁膜、１１は上部セルプレートを形成するポリシリコン
を用いた上部グレート電極である。６の下部プレート電
極と１１の上部プレート電極はメモリセル外部において
電気的に接続されている。キャパシタは６のセルプレー
トと９のメモリセルのソース部を形成する導電性電極の
間に形成される。
第１図すは本発明の他の実施例による１トランジスタ型
ＤＲＡＭ装置のメモリセル部の要部断面図であり、第１
図とに示した前記実施例との相違点は、他のメモリセル
（図示していない）のゲート電極を構成するワードライ
ン用第１電極３が層間絶縁膜１０を介して、メモリセル
の上部プレート電極を構成する第４電極層１１上に配置
されている点である。
ＤＲＡＭ装置のメモリセル部の要部断面図であり、第１
図とに示した前記実施例との相違点は、他のメモリセル
（図示していない）のゲート電極を構成するワードライ
ン用第１電極３が層間絶縁膜１０を介して、メモリセル
の上部プレート電極を構成する第４電極層１１上に配置
されている点である。
発明の効果
以上の様に本発明によれば、半導体メモリ装置は蓄積容
量を極めて大きくできるばかりでなく、ソフトエラー率
及びリーク電流を抜本的に低減でき、プロセス上絶縁薄
膜の形成も容易となる。従って本発明は半導体メモリ装
置の一層の高集積化。
量を極めて大きくできるばかりでなく、ソフトエラー率
及びリーク電流を抜本的に低減でき、プロセス上絶縁薄
膜の形成も容易となる。従って本発明は半導体メモリ装
置の一層の高集積化。
大容量化を極めて容易に実現させるという効果が得られ
る。
る。
第１図ａ、ｌ）は本発明の実施例による半導体メモリセ
ル部を示す要部側断面図、第２図は従来のトレンチ構造
の一例であるＦＣＣ構造メモリセルを示す要部側断面図
、第３図は従来のスタックド構造メモリセルを示す要部
側断面図である。 １ ・・・・ビットラインを形成するドレイン、２・・
・・・・ゲート絶縁膜、３・・・・・ワードラインを形
成するゲート電極、４・・・・・・メモリセルのソース
拡散部、５・・・・・・メモリセルのキャパシタを構成
する絶縁膜、６・・・・・・下部プレート電極、７・・
・・・・分離用厚膜、８・・・・・・基板、９・・・・
・・メモリセルのソース部を構成する導電性電極、１０
・・・・・・層間絶縁膜、１１・・・・・・上部プレー
ト電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名イ°
−−ビシｌンイノとηＡＴうＹ・し４゜トーーγ−ト糸
口＆Ｓ莫
ル部を示す要部側断面図、第２図は従来のトレンチ構造
の一例であるＦＣＣ構造メモリセルを示す要部側断面図
、第３図は従来のスタックド構造メモリセルを示す要部
側断面図である。 １ ・・・・ビットラインを形成するドレイン、２・・
・・・・ゲート絶縁膜、３・・・・・ワードラインを形
成するゲート電極、４・・・・・・メモリセルのソース
拡散部、５・・・・・・メモリセルのキャパシタを構成
する絶縁膜、６・・・・・・下部プレート電極、７・・
・・・・分離用厚膜、８・・・・・・基板、９・・・・
・・メモリセルのソース部を構成する導電性電極、１０
・・・・・・層間絶縁膜、１１・・・・・・上部プレー
ト電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名イ°
−−ビシｌンイノとηＡＴうＹ・し４゜トーーγ−ト糸
口＆Ｓ莫
Claims (1)
- 【特許請求の範囲】 １ 一導電型の半導体基板の所定の領域に形成されたト
レンチと、前記トレンチの内壁及び前記トレンチの周辺
部の前記半導体基板に形成された素子分離用絶縁厚膜と
、前記周辺部の素子分離用絶縁厚膜に隣接した前記半導
体基板表面近傍に形成された前記半導体基板と反対導電
型の信号読み出し用ＭＯＳトランジスタのソース領域と
、前記ソース領域に隣接した前記半導体基板上に形成さ
れた前記ＭＯＳトランジスタのゲート絶縁膜と、前記ゲ
ート絶縁膜に隣接した前記ソース領域と反対側の前記半
導体基板表面近傍に形成された前記半導体基板と反対導
電型のビットライン用ドレイン領域と、前記素子分離用
絶縁厚膜のトレンチ周辺部上及び前記ゲート絶縁膜上に
設けられたワードライン用第１電極と、前記第１電極上
に形成された層間絶縁膜と、前記素子分離用絶縁厚膜上
及び前記層間絶縁膜上に形成された下部セルプレート用
第２電極層と、前記第２電極層と前記ソース領域の間に
設けられた層間絶縁膜と、前記第２電極層上に形成され
たメモリセルの下部キャパシタの誘電体用絶縁膜と、前
記下部キャパシタの誘電体用絶縁膜上に形成され前記ソ
ース領域に電気的にコンタクトする第３電極層と、前記
第３電極層上に形成されたメモリセルの上部キャパシタ
の誘電体用絶縁膜と、前記上部キャパシタの誘電体用絶
縁膜上に形成され前記第２電極層と電気的接続部を有す
る上部セルプレート用第４電極層とより構成され、かつ
前記トレンチ内の隣接するメモリセルの第３電極層間に
第４電極層が挿入されている事を特徴とする１トランジ
スタ型ＤＲＡＭ装置。 ２ ゲート絶縁膜上及び層間絶縁膜を介して第４電極層
上に形成された第１電極を有する特許請求の範囲第１項
記載の１トランジスタ型ＤＲＡＭ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61034692A JPH0746700B2 (ja) | 1986-02-18 | 1986-02-18 | １トランジスタ型ｄｒａｍ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61034692A JPH0746700B2 (ja) | 1986-02-18 | 1986-02-18 | １トランジスタ型ｄｒａｍ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62193168A true JPS62193168A (ja) | 1987-08-25 |
| JPH0746700B2 JPH0746700B2 (ja) | 1995-05-17 |
Family
ID=12421428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61034692A Expired - Lifetime JPH0746700B2 (ja) | 1986-02-18 | 1986-02-18 | １トランジスタ型ｄｒａｍ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0746700B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01147857A (ja) * | 1987-12-03 | 1989-06-09 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
| US4905193A (en) * | 1987-07-10 | 1990-02-27 | Siemens Aktiengesellschaft | Large scale integrable memory cell with a trench capacitor wherein the trench edge is surrounded by a field oxide region |
| US5075745A (en) * | 1987-12-11 | 1991-12-24 | Oki Electric Industry Co., Ltd. | Capacitor cell for use in a semiconductor memory integrated circuit device |
| JPH04206962A (ja) * | 1990-11-30 | 1992-07-28 | Mitsubishi Electric Corp | 半導体装置 |
| US5138412A (en) * | 1988-09-30 | 1992-08-11 | Kabushiki Kaisha Toshiba | Dynamic ram, having an improved large capacitance |
-
1986
- 1986-02-18 JP JP61034692A patent/JPH0746700B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4905193A (en) * | 1987-07-10 | 1990-02-27 | Siemens Aktiengesellschaft | Large scale integrable memory cell with a trench capacitor wherein the trench edge is surrounded by a field oxide region |
| JPH01147857A (ja) * | 1987-12-03 | 1989-06-09 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
| US5075745A (en) * | 1987-12-11 | 1991-12-24 | Oki Electric Industry Co., Ltd. | Capacitor cell for use in a semiconductor memory integrated circuit device |
| US5138412A (en) * | 1988-09-30 | 1992-08-11 | Kabushiki Kaisha Toshiba | Dynamic ram, having an improved large capacitance |
| JPH04206962A (ja) * | 1990-11-30 | 1992-07-28 | Mitsubishi Electric Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0746700B2 (ja) | 1995-05-17 |
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