JPS6331815B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は情報処理装置の記憶装置に関する。特
に記憶装置の固定語長より長い記憶語を記憶する
ことができる装置に関する。

従来の情報処理装置に装備されている記憶装置
には、データ語および命令語が記憶され、しかも
この記憶装置のデータ語および命令語が記憶され
ている番地と単位語長は一義的に固定されてい
る。例えば、一つの番地は１語長８ビツトに固定
されている。従つて、データ語、命令語の語長増
加は単位語長の倍数で増加するほかはない。２語
長で定義されたデータ語は、二つの番地に渡り、
各々８ビツトでそのデータ長は16ビツトとなる。

従つて、必要なデータ長が12ビツトであれば、
１データ当り４ビツトが無効となる。もし、128
のデータを処理するような場合には、128×４＝
512ビツトの記憶容量が未使用の状態で記憶装置
に装備されることになる。これは、記憶装置の使
用効率を低下させるうえ、さらに、一つのデータ
を処理するために記憶装置を二回アクセスする必
要があり、プログラムステツプ数および処理時間
が増加する等の欠点を有する。

本発明はこの欠点を改良するもので、記憶装置
の使用効率がよく、プログラムステツプ数および
処理時間を減少することができる情報処理装置を
提供することを目的とする。

本発明は、各番地毎に固定語長の記憶語が記憶
されて読出指定される番地の記憶内容が読出され
る第一の記憶部と、この第一の記憶部より番地の
数が少なくこの第一の記憶部の一部の番地と並列
に読出指定されその番地の記憶内容が読出される
第二の記憶部とを備えた情報処理装置において、 上記第二の記憶部の記憶語長は上記第一の記憶
語長より短いものであり、上記第二の記憶部の番
地指定入力を上記第一の記憶部の番地指定入力の
対応する一部から変換する手段と、上記第二の記
憶部から読出された記憶内容を並列に読出指定さ
れる上記第一の記憶部の番地から読出された記憶
内容と結合し上記固定語長より長い語長の情報に
変換しこの長い語長の情報で情報処理を行う制御
手段とを備えたことを特徴とする。

本発明を図面に基づいて説明する。

第１図は本発明一実施例の構成図。中央処理装
置（以下「CPU」という。）１からの番地指示信
号は、アドレス２を介してアドレスデコーダ３に
与えられている。このアドレスデコーダ３の出力
は、信号線５を介して記憶装置６に接続されてい
る。この記憶装置６は、第一記憶部７と第二記憶
部９とからなる。第一記憶部７は０番地から4095
番地まで番地付けされ、１番地当り８ビツトの記
憶語長で、全範囲のアクセスが可能である。第二
記憶部９は、上記第一記憶部７の3072番地から
4095番地までに対応する０番地から1023殿地まで
が番地付けされている。第一の記憶部７の3072番
地から引算されて第二の記憶部９の０番地に、
4095番地から1023番地にというようにそれぞれ第
一の記憶部の番地が変換されて番地付けされてい
る。この０番地から1023番地までの各番地の信号
線は、上記第一記憶部７の3072番地から4095番地
の対応する信号線に、それぞれ信号線５′で並列
に接続されている。この第二記憶部９は１番地当
り４ビツトの記憶語長であり、各番地に対してア
クセス可能である。この第一記憶部７および第二
記憶部９は本実施例ではROM装置で構成されて
いる。第一記憶部７の出力はバス１１，１２を介
してCPU１に送られる。第二記憶部９の出力は
バス１３，１２を介してCPU１に送られる。

上記構成の読出動作と読出語長ビツトとの関係
を第２図に基づいて説明する。第２図は、読出番
地と語長との関係図である。第一記憶部７の０番
地から3071番地までの各番地のアクセスでは、第
一記憶部７のみが対応し、８ビツト語長のデータ
が、上記バス１１，１２を介してCPU１に送ら
れる。第一記憶部７の3072番地から4095番地まで
のアクセスでは、各番地にアドレスデコーダ３か
ら信号線５を介して信号が入力すると、第一記憶
部７から８ビツトの語長のデータが上記バス１
１，１２を介してCPU１に送られる。このとき
に、信号線５からの信号は、信号線５′へも入力
して、第二記憶部９から４ビツトの語長のデータ
が上記バス１３，１２を介してCPU１に送られ
る。この第一記憶部７からの８ビツトの語長のデ
ータと、第二記憶部９からの４ビツトの語長のデ
ータとは、CPU１で12ビツトの語長のデータと
して処理される。

いま、具体的な応用例として、ドツトマトリツ
クスタイプのプリンタをマイクロコンピユータで
制御する例を説明する。印字される字形は第３図
で示す12行８列のドツトマトリツクスで表わされ
るものとする。印字操作は12行分並列で１列毎に
順に８列印字することにより１文字が完了する。
また、字形の種類は128とし、その字形情報は記
憶装置に格納されている。記憶装置の記憶語長は
CPUの命令語の基本語長と一致しているので、
この例では１語長は８ビツトである。

ところが、第３図に示すようにこの字形のマト
リツクスは８列12行であるので、12ビツトの並列
処理が必要になる。従来装置では、このために記
憶装置の２語長を割り当て、16ビツトのうちの12
ビツトのみを使用していた。すなわち、この字形
を記憶する部分については、４ビツトづつの無駄
が生じていた。本発明によれば、字形の記憶され
る番地のみ実質的に１語長が12ビツトとなるの
で、１列分の字形データを一つの番地に対応して
格納することができ、１文字分のデータは８番地
分で表わすことができる。第４図はこの状態を示
す図であり、上記第一記憶部７内の3072番地から
3079番地に格納されている１文字分の字形と、こ
の格納個所の第一記憶部７および第二記憶部９と
の関係を示している。

なお、上記例はROM装置の例を示したが本発
明はRAM装置で実施してもよい。

本発明によれば、情報処理装置の記憶装置を第
一記憶部と第二記憶部とからなる記憶語長可変の
記憶装置としたので、記憶装置の使用効率を向上
することができる。また、記憶素子を節約させる
ことができる。さらに、プログラムステツプ数お
よび処理時間を減少することができる等の効果を
有する。また、第一の記憶部の番地指定が変換さ
れてそのま第二の記憶部の番地指定入力となり、
第二の記憶部の番地指定ができるため、第一の記
憶部の任意の番地に記憶容量を増設することが可
能である。特に、一つの半導体素子で記憶装置、
CPUを構成するワンチツプマイクロコンピユー
タにおいては、この効果は著しく発揮される。

【図面の簡単な説明】

第１図は本発明一実施例構成図。第２図は上記
例の読出番地と読出語長との関係図。第３図はド
ツトマトリツクス構成図。第４図は第３図に示し
た１文字データの上記実施例記憶装置での格納状
態図。 １……CPU、２……アドレスパス、３……ア
ドレスデコーダ、５……信号線、６……記憶装
置、７……第一記憶部、９……第二記憶部、１１
〜１３……バス。

Claims (1)

1. 【特許請求の範囲】 １ 各番地毎に固定語長の記憶語が記憶され読出
   指定される番地の記憶内容が読出される第一の記
   憶部と、 この第一の記憶部より番地の数が少なくこの第
   一の記憶部の一部の番地と並列に読出指定されそ
   の番地の記憶内容が読出される第二の記憶部と を備えた情報処理装置において、 上記第二の記憶部の記憶語長は上記第一の記憶
   語長より短いものであり、 上記第二の記憶部の番地指定入力を上記第一の
   記憶部の番地指定入力の対応する一部から変換す
   る手段と、 上記第二の記憶部から読出された記憶内容を並
   列に読出指定される上記第一の記憶部の番地から
   読出された記憶内容と結合し上記固定語長より長
   い語長の情報に変換しこの長い語長の情報で情報
   処理を行う制御手段と を備えたことを特徴とする情報処理装置。