JPS6333011A - Ｐｌｌ発振器 - Google Patents
Ｐｌｌ発振器Info
- Publication number
- JPS6333011A JPS6333011A JP61175501A JP17550186A JPS6333011A JP S6333011 A JPS6333011 A JP S6333011A JP 61175501 A JP61175501 A JP 61175501A JP 17550186 A JP17550186 A JP 17550186A JP S6333011 A JPS6333011 A JP S6333011A
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- JP
- Japan
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- oscillation
- output
- oscillator
- pulse
- phase comparator
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、発振開始の時期を外部から与える信号により
制御することが可能なＰＬＬ発振器にかかわり、特に、
高い発振周波数精度を得るのに好適なＰＬＬ発振器に関
する。
制御することが可能なＰＬＬ発振器にかかわり、特に、
高い発振周波数精度を得るのに好適なＰＬＬ発振器に関
する。
従来、発振開始時期を外部から制御可能なＰＬＬ発振器
は、例えばヒユーレット パラカード社の５３５９Ａ
タイムシンセサイザー、テンポラリ−オペレーティン
グ アンド サービス マニュアル（１９７８年）、第
８−４５頁から第８−４６頁（ＨＥＷＬＥＴＴ ＰＡ
ＣＫＡＲＤ ５３５９Ａ ＴＩＭＥ ＳＹＮＴＨＥ
ＳＩＺＥＲｌＴＥＭＰＯＲＡＲＹ ０ＰＥＲＡＴＩＮ
Ｇ ＡＮＤ ５ＥＲＶＩＣＥ ＭＡＮＵＡＬ（１
９７８）、ｐ８−４５〜ｐ８−４６）に記載のように、
第３図に示す構成となっている。以下、第３図を用いて
従来例を説明する。従来の発振開始時期を外部から制御
可能なＰＬＬ発振器は、基準発振器１、入力パルス２０
０によって発振を開始する電圧制御発振器６、基準発振
器１からの基準発振出力２０１と電圧制御発振器６から
の発振出力２０２の差の周波数を検知して周波数信号２
０３を出力する混合器１０、発振出力２０２をＮ分周す
る分局器１１、周波数信号２０３と分周出力２０４との
位相を比較する位相比較器２、位相比較器２からの位相
差信号２０５を検出・保持するデジタル・サンプル・ホ
ールド回路１３、およびスイッチ１４からなる。
は、例えばヒユーレット パラカード社の５３５９Ａ
タイムシンセサイザー、テンポラリ−オペレーティン
グ アンド サービス マニュアル（１９７８年）、第
８−４５頁から第８−４６頁（ＨＥＷＬＥＴＴ ＰＡ
ＣＫＡＲＤ ５３５９Ａ ＴＩＭＥ ＳＹＮＴＨＥ
ＳＩＺＥＲｌＴＥＭＰＯＲＡＲＹ ０ＰＥＲＡＴＩＮ
Ｇ ＡＮＤ ５ＥＲＶＩＣＥ ＭＡＮＵＡＬ（１
９７８）、ｐ８−４５〜ｐ８−４６）に記載のように、
第３図に示す構成となっている。以下、第３図を用いて
従来例を説明する。従来の発振開始時期を外部から制御
可能なＰＬＬ発振器は、基準発振器１、入力パルス２０
０によって発振を開始する電圧制御発振器６、基準発振
器１からの基準発振出力２０１と電圧制御発振器６から
の発振出力２０２の差の周波数を検知して周波数信号２
０３を出力する混合器１０、発振出力２０２をＮ分周す
る分局器１１、周波数信号２０３と分周出力２０４との
位相を比較する位相比較器２、位相比較器２からの位相
差信号２０５を検出・保持するデジタル・サンプル・ホ
ールド回路１３、およびスイッチ１４からなる。
上記構成の発振器の動作について、まずスイッチ１４を
ａ側に切り換えた状態で説明する。基準発振器１の基準
発振出力２０１の周波数をｆ２゜１、電圧制御発振器６
の発振出力２０２の周波数をｆ２゜２、混合器１０の周
波数出力２０３の周波数をｆ２゜３、分周器１１の分周
出力２０４の周波数をｆ２゜い分周数をＮとすると、次
式の関係が成り立つ。
ａ側に切り換えた状態で説明する。基準発振器１の基準
発振出力２０１の周波数をｆ２゜１、電圧制御発振器６
の発振出力２０２の周波数をｆ２゜２、混合器１０の周
波数出力２０３の周波数をｆ２゜３、分周器１１の分周
出力２０４の周波数をｆ２゜い分周数をＮとすると、次
式の関係が成り立つ。
ｆｚａａ ＝ｆｘｏｘ ｆｔｏｚ ・
・’ ・・・（１）ｆ２゜４＝ｆ２゜、／Ｎ
・・・・・・（２）また、位相比較器２は、混
合器１０からの周波数信号２０３と分周器１１からの分
周出力２０４の位相を比較し、位相差信号２０５をスイ
ッチ１４を介して電圧制御発振器６の制御電圧２０７と
して帰還するＰＬＬ構成であるから、 ｆ２０３＝ｆ２１１４ 、”、 ｆ２゜２＝ｆ２゜１・Ｎ／（Ｎ＋１） ・
・・・・・（３）となり、基準発振器１の周波数精度で
決まる発振出力２０２を得ている。
・’ ・・・（１）ｆ２゜４＝ｆ２゜、／Ｎ
・・・・・・（２）また、位相比較器２は、混
合器１０からの周波数信号２０３と分周器１１からの分
周出力２０４の位相を比較し、位相差信号２０５をスイ
ッチ１４を介して電圧制御発振器６の制御電圧２０７と
して帰還するＰＬＬ構成であるから、 ｆ２０３＝ｆ２１１４ 、”、 ｆ２゜２＝ｆ２゜１・Ｎ／（Ｎ＋１） ・
・・・・・（３）となり、基準発振器１の周波数精度で
決まる発振出力２０２を得ている。
電圧制御発振器６は、外部から与えるパルス２００によ
り発振を開始する。このとき、分周器１１と位相比較器
２は、制御回路１２からの出力２０８により、その動作
を停止するので１発振器全体としては開ループ動作とな
り、電圧制御発振器６は、その自走周波数で発振を継続
する。その後、発振出力２０２と基準発振出力２０１の
位相が一致すると、混合器１０の出力によって、制御回
路１２は分局器１１と位相比較器２を動作させ、発振出
力２０２はＰＬＬで制御される。
り発振を開始する。このとき、分周器１１と位相比較器
２は、制御回路１２からの出力２０８により、その動作
を停止するので１発振器全体としては開ループ動作とな
り、電圧制御発振器６は、その自走周波数で発振を継続
する。その後、発振出力２０２と基準発振出力２０１の
位相が一致すると、混合器１０の出力によって、制御回
路１２は分局器１１と位相比較器２を動作させ、発振出
力２０２はＰＬＬで制御される。
しかし、位相比較器２は、
ｆ２゜、＝ｆ２゜４＝ｆ２１１２／Ｎ
なる周波数で動作するため、これ以上の周波数でパルス
２００を印加すると、ＰＬＬの動作が不可能となる。そ
こで、このときには、スイッチ１４をｂ側へ切り換えて
、デジタル・サンプル・ホールド回路１３が位相比較器
２の出力電圧を検出・保持した、その保持電圧２０６を
電圧制御発振器６の制御電圧２０７として印加し、ＰＬ
Ｌ制御を行わない開ループ動作を行う。
２００を印加すると、ＰＬＬの動作が不可能となる。そ
こで、このときには、スイッチ１４をｂ側へ切り換えて
、デジタル・サンプル・ホールド回路１３が位相比較器
２の出力電圧を検出・保持した、その保持電圧２０６を
電圧制御発振器６の制御電圧２０７として印加し、ＰＬ
Ｌ制御を行わない開ループ動作を行う。
このように、従来は、開ループ動作となる時間が必ず存
在し、この期間の発振周波数精度については配慮されて
いなかった。
在し、この期間の発振周波数精度については配慮されて
いなかった。
上記従来技術は、発振を開始してからＰＬＬ制御を行う
までの開ループ動作の時間が必ず存在し、また、発振開
始を指示するパルスを印加する周期がＰＬＬ内の位相比
較器の動作周期より小さくなると、ＰＬＬ制御ができず
、開ループ動作に切り換える必要があるため、高精度な
発振出力が得られないという問題があった。
までの開ループ動作の時間が必ず存在し、また、発振開
始を指示するパルスを印加する周期がＰＬＬ内の位相比
較器の動作周期より小さくなると、ＰＬＬ制御ができず
、開ループ動作に切り換える必要があるため、高精度な
発振出力が得られないという問題があった。
本発明の目的は、開ループ動作をする時間をなくして常
にＰＬＬ制御を行い、高精度な発振出力を得られるＰＬ
Ｌ発振器を提供することにある。
にＰＬＬ制御を行い、高精度な発振出力を得られるＰＬ
Ｌ発振器を提供することにある。
上記目的は、ＰＬＬ構成の発振器において、発振を開始
した直後に、基準発振器出力と電圧制御発振器出力の位
相差に比例して位相比較器が出力する位相差信号の初期
値をサンプル・ホールドし、その初期値を位相差信号か
ら減算して、電圧制御発振器の制御電圧を一定値に保つ
ことによって、達成される。
した直後に、基準発振器出力と電圧制御発振器出力の位
相差に比例して位相比較器が出力する位相差信号の初期
値をサンプル・ホールドし、その初期値を位相差信号か
ら減算して、電圧制御発振器の制御電圧を一定値に保つ
ことによって、達成される。
本発明は、基準発振器および電圧制御発振器と、この両
者の出力を比較する乗算型の位相比較器と、発振の制御
を行うパルス幅を基準発振出力の周期の整数倍に整形す
る波形整形器とからなるＰＬＬ発振器において、発振開
始直後の位相比較器の出力信号を検出し保持する手段と
、その保持した信号を該位相比較器の出力信号から減算
する手段とを設けて構成したものである。
者の出力を比較する乗算型の位相比較器と、発振の制御
を行うパルス幅を基準発振出力の周期の整数倍に整形す
る波形整形器とからなるＰＬＬ発振器において、発振開
始直後の位相比較器の出力信号を検出し保持する手段と
、その保持した信号を該位相比較器の出力信号から減算
する手段とを設けて構成したものである。
上記構成により、波形整形器は、発振開始の制御を行う
信号のパルス幅を基準発振器出力の周期の整数倍に整形
し、電圧制御発振器は、波形整形器の出力パルスにより
発振を停止し、そのパルスの立ち下がり時点から発振を
開始する。位相比較器には乗算型を用いることにより、
発振停止期間中の位相比較器出力の直流成分は０となり
、ＰＬＬの制御には影響を及ぼさない。サンプル・ホー
ルド回路は、電圧制御発振器が発振を開始した直後の位
相比較器の出力電圧を検出し保持する。減算回路は、サ
ンプル・ホールド回路の出力電圧を、位相比較器の出力
電圧から減算する。以上の動作によって、電圧制御発振
器の制御電圧が定常値を保ったままＰＬＬの制御が行わ
れるので、発振開始時の位相を保った発振出力が得られ
る。
信号のパルス幅を基準発振器出力の周期の整数倍に整形
し、電圧制御発振器は、波形整形器の出力パルスにより
発振を停止し、そのパルスの立ち下がり時点から発振を
開始する。位相比較器には乗算型を用いることにより、
発振停止期間中の位相比較器出力の直流成分は０となり
、ＰＬＬの制御には影響を及ぼさない。サンプル・ホー
ルド回路は、電圧制御発振器が発振を開始した直後の位
相比較器の出力電圧を検出し保持する。減算回路は、サ
ンプル・ホールド回路の出力電圧を、位相比較器の出力
電圧から減算する。以上の動作によって、電圧制御発振
器の制御電圧が定常値を保ったままＰＬＬの制御が行わ
れるので、発振開始時の位相を保った発振出力が得られ
る。
以下、本発明の一実施例を第１図、第２図を用いて説明
する。
する。
第１図は本発明による発振開始時期を制御可能なＰＬＬ
発振器の一実施例の構成を示したものであり、第２図は
該実施例の動作波形を示したものである。第１図に示す
ごとく、該実施例の発振開始時期を制御可能なＰＬＬ発
振器は、基準発振器１、パルス１０５により発振・停止
が指示できる電圧制御発振器６１発振出力１０４と基準
発振出力１００とを比較する乗算型の位相比較器２、位
相差信号１０１をサンプルパルス１０６によって検出・
保持するサンプル・ホールド回路３、位相差信号１０１
から保持電圧１０２を引き算する減算回路４、低域濾波
器５、パルス１０５を遅延する遅延回路７、およびパル
ス幅を基準発振出力の周期の整数倍に整形する波形整形
器８からなる。
発振器の一実施例の構成を示したものであり、第２図は
該実施例の動作波形を示したものである。第１図に示す
ごとく、該実施例の発振開始時期を制御可能なＰＬＬ発
振器は、基準発振器１、パルス１０５により発振・停止
が指示できる電圧制御発振器６１発振出力１０４と基準
発振出力１００とを比較する乗算型の位相比較器２、位
相差信号１０１をサンプルパルス１０６によって検出・
保持するサンプル・ホールド回路３、位相差信号１０１
から保持電圧１０２を引き算する減算回路４、低域濾波
器５、パルス１０５を遅延する遅延回路７、およびパル
ス幅を基準発振出力の周期の整数倍に整形する波形整形
器８からなる。
次に、上記構成の発振器の動作を、第１図と第２図を用
いて説明する。発振開始を指示するパルス１０８ａは、
波形整形器８によって、基準発振出力１００の周期の整
数倍のパルス幅のパルス１０５ａに整形される。電圧制
御発振器６は、パルス１０５ａにより発振を停止する。
いて説明する。発振開始を指示するパルス１０８ａは、
波形整形器８によって、基準発振出力１００の周期の整
数倍のパルス幅のパルス１０５ａに整形される。電圧制
御発振器６は、パルス１０５ａにより発振を停止する。
このとき、位相比較器２は、乗算型を用いることにより
、その出力である発振停止期間中の位相差信号１０１ａ
の平均値はＯとなる。
、その出力である発振停止期間中の位相差信号１０１ａ
の平均値はＯとなる。
電圧制御発振器６は、パルス１０５ａの立ち下がりから
発振を開始し、発振出力１０４ｂは、位相比較器２に入
力される。位相比較器２は、発振出力１０４ｂと基準発
振出力１００の位相を比較し、位相差信号１０１ｂを出
力する。サンプル・ホールド回路３は、パルス１０５ａ
を遅延回路７に印加して得られるサンプルパルス１０６
ｂによって、位相差信号１０１ｂのパルス１０６ｂ期間
中の平均値を検出・保持し、その保持電圧１０２ｂを減
算回路４に入力する。位相差信号１０１ｂは、減算回路
４によって保持電圧１０２ｂだけ減算され、減算出力１
０３ｂは、低域濾波器５を介して、電圧制御発振器６の
制御電圧１０７として印加される。このようにして、発
振出力１０４ｂと基準発振出力１００の位相が一致する
ようにＰＬＬ制御を行う。
発振を開始し、発振出力１０４ｂは、位相比較器２に入
力される。位相比較器２は、発振出力１０４ｂと基準発
振出力１００の位相を比較し、位相差信号１０１ｂを出
力する。サンプル・ホールド回路３は、パルス１０５ａ
を遅延回路７に印加して得られるサンプルパルス１０６
ｂによって、位相差信号１０１ｂのパルス１０６ｂ期間
中の平均値を検出・保持し、その保持電圧１０２ｂを減
算回路４に入力する。位相差信号１０１ｂは、減算回路
４によって保持電圧１０２ｂだけ減算され、減算出力１
０３ｂは、低域濾波器５を介して、電圧制御発振器６の
制御電圧１０７として印加される。このようにして、発
振出力１０４ｂと基準発振出力１００の位相が一致する
ようにＰＬＬ制御を行う。
次に、以上の状態に連続してパルス１０８ｃを印加した
場合について説明する。上記と同様に、パルス１０８ｃ
は、波形整形器８を介してパルス１０５ｃとなり、電圧
制御発振器６は、発振を停止する。発振停止期間中は位
相比較器２の出力１０１ｃの平均値は０であり、サンプ
ル・ホールド回路３はパルス１０５ｃによってリセット
されているので、減算回路４の出力１０３ｃの平均値も
０である。次いで、パルス１０５ｃが立ち下がると、電
圧制御発振器６は発振を開始し、位相比較器２は、発振
出力１０４ｄと基準発振出力１００の位相を比較し、位
相差信号１０１ｄを出力する。以下、パルス１０５ａを
入力したときと同様に、サンプル・ホールド回路３は、
パルス１０５ｃを遅延回路７に印加して得られたサンプ
ルパルス１０６ｄによって、位相差信号１０１ｄの平均
値を検出・保持し、その保持電圧１０２ｄを減算回路４
に入力する。位相差信号１０１ｄは、減算回路４によっ
て保持電圧１０２ｄだけ減算され、減算出力１０３ｄを
、得る。減算出力１０３ｄは、低域濾波器５を介して、
電圧制御発振器６の制御電圧１０７ｄとして印加され、
発振出力１０４ｄと基準発振出力１００の位相が一致す
るようにＰＬＬ制御を行う。
場合について説明する。上記と同様に、パルス１０８ｃ
は、波形整形器８を介してパルス１０５ｃとなり、電圧
制御発振器６は、発振を停止する。発振停止期間中は位
相比較器２の出力１０１ｃの平均値は０であり、サンプ
ル・ホールド回路３はパルス１０５ｃによってリセット
されているので、減算回路４の出力１０３ｃの平均値も
０である。次いで、パルス１０５ｃが立ち下がると、電
圧制御発振器６は発振を開始し、位相比較器２は、発振
出力１０４ｄと基準発振出力１００の位相を比較し、位
相差信号１０１ｄを出力する。以下、パルス１０５ａを
入力したときと同様に、サンプル・ホールド回路３は、
パルス１０５ｃを遅延回路７に印加して得られたサンプ
ルパルス１０６ｄによって、位相差信号１０１ｄの平均
値を検出・保持し、その保持電圧１０２ｄを減算回路４
に入力する。位相差信号１０１ｄは、減算回路４によっ
て保持電圧１０２ｄだけ減算され、減算出力１０３ｄを
、得る。減算出力１０３ｄは、低域濾波器５を介して、
電圧制御発振器６の制御電圧１０７ｄとして印加され、
発振出力１０４ｄと基準発振出力１００の位相が一致す
るようにＰＬＬ制御を行う。
以上説明したように、本実施例によれば、電圧制御発振
器６が発振を開始する時期に応じて変化する位相差信号
１０１の初期値を、サンプル・ホールド回路３および減
算回路４により減算することによって、電圧制御発振器
６の制御電圧１０７を常に一定値にすることができるの
で、発振開始時の位相を保持したまま、基準発振器１で
決まる周波数精度をもった発振出力１０４が得られる。
器６が発振を開始する時期に応じて変化する位相差信号
１０１の初期値を、サンプル・ホールド回路３および減
算回路４により減算することによって、電圧制御発振器
６の制御電圧１０７を常に一定値にすることができるの
で、発振開始時の位相を保持したまま、基準発振器１で
決まる周波数精度をもった発振出力１０４が得られる。
本発明によれば、発振開始パルスを与えた直後、基準発
振器出力と電圧制御発振器出力の位相差に比例して位相
比較器が出力する位相差信号の初期値を検出・保持し、
その値を位相差信号から減算することによって、電圧制
御発振器の制御電圧を一定値に保つとともに、その他の
外乱に対してはＰＬＬの制御を施すので、基準発振器で
決まる周波数精度をもった発振出力を得ることができる
。
振器出力と電圧制御発振器出力の位相差に比例して位相
比較器が出力する位相差信号の初期値を検出・保持し、
その値を位相差信号から減算することによって、電圧制
御発振器の制御電圧を一定値に保つとともに、その他の
外乱に対してはＰＬＬの制御を施すので、基準発振器で
決まる周波数精度をもった発振出力を得ることができる
。
第１図は本発明による発振開始時期を制御可能なＰＬＬ
発振器の一実施例の構成を示すブロック図、第２図は第
１図の実施例の動作波形を示す波形図、第３図は発振開
始時期を制御可能なＰＬＬ発振器の従来例を示すブロッ
ク図である。 符号の説明 １・・・基準発振器、 ２・・・位相比較器。 ３・・・サンプル・ホールド回路。 ４・・・減算回路、 ５・・・低域濾波器、６・
・・電圧制御発振器、 ７・・・遅延回路、８・・・波
形整形器、 １０・・・混合器、１１・・・分周器
、 １２・・・制御回路、１３・・・デジタル
・サンプル・ホールド回路、１４・・・スイッチ。 代理人弁理士 中 村 純之助 才２図
発振器の一実施例の構成を示すブロック図、第２図は第
１図の実施例の動作波形を示す波形図、第３図は発振開
始時期を制御可能なＰＬＬ発振器の従来例を示すブロッ
ク図である。 符号の説明 １・・・基準発振器、 ２・・・位相比較器。 ３・・・サンプル・ホールド回路。 ４・・・減算回路、 ５・・・低域濾波器、６・
・・電圧制御発振器、 ７・・・遅延回路、８・・・波
形整形器、 １０・・・混合器、１１・・・分周器
、 １２・・・制御回路、１３・・・デジタル
・サンプル・ホールド回路、１４・・・スイッチ。 代理人弁理士 中 村 純之助 才２図
Claims (1)
- １、基準発振器および電圧制御発振器と、この両者の出
力を比較する乗算型の位相比較器と、発振の制御を行う
パルス幅を基準発振器出力の周期の整数倍に整形する波
形整形器とからなるＰＬＬ発振器であって、発振開始直
後の前記位相比較器の出力信号を検出し保持する手段と
、その保持した信号を該位相比較器の出力信号から減算
する手段とを設けたことを特徴とするＰＬＬ発振器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61175501A JP2551560B2 (ja) | 1986-07-28 | 1986-07-28 | Ｐｌｌ発振器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61175501A JP2551560B2 (ja) | 1986-07-28 | 1986-07-28 | Ｐｌｌ発振器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6333011A true JPS6333011A (ja) | 1988-02-12 |
| JP2551560B2 JP2551560B2 (ja) | 1996-11-06 |
Family
ID=15997144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61175501A Expired - Lifetime JP2551560B2 (ja) | 1986-07-28 | 1986-07-28 | Ｐｌｌ発振器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2551560B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007515120A (ja) * | 2003-12-19 | 2007-06-07 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 電圧制御周波数発生器における妨害を補償する装置及び方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5677155U (ja) * | 1979-11-20 | 1981-06-23 |
-
1986
- 1986-07-28 JP JP61175501A patent/JP2551560B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5677155U (ja) * | 1979-11-20 | 1981-06-23 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007515120A (ja) * | 2003-12-19 | 2007-06-07 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 電圧制御周波数発生器における妨害を補償する装置及び方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2551560B2 (ja) | 1996-11-06 |
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