JPS633353A - メモリのデ−タ書込み制御装置 - Google Patents
メモリのデ−タ書込み制御装置Info
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- JPS633353A JPS633353A JP61145894A JP14589486A JPS633353A JP S633353 A JPS633353 A JP S633353A JP 61145894 A JP61145894 A JP 61145894A JP 14589486 A JP14589486 A JP 14589486A JP S633353 A JPS633353 A JP S633353A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
誤動作等によってメモリに不要なデータか書込まれるの
を極力防止するため、書込みデータ供給手段によるデー
タの供給に先立って予め定めたキーデータを与えるよう
にし、このキーデータか与えられたときにメモリを書込
み許容状態にする一方、この書込み許容状態にした後、
所定時期にメモリを書込み禁止状態にするようにした。
を極力防止するため、書込みデータ供給手段によるデー
タの供給に先立って予め定めたキーデータを与えるよう
にし、このキーデータか与えられたときにメモリを書込
み許容状態にする一方、この書込み許容状態にした後、
所定時期にメモリを書込み禁止状態にするようにした。
（産業上の利用分野〕
本発明は、所定のタイミング信号と一定の関係をもって
書込みデータ供給手段により与えられたデータのメモリ
への書込み制御を行なうメモリのデータ書込み制御装置
に関する。
書込みデータ供給手段により与えられたデータのメモリ
への書込み制御を行なうメモリのデータ書込み制御装置
に関する。
（従来の技術）
一般に、この種のメモリの書込み制御装置は、マイクロ
プロセッサ（ＭＰＬＩ）等の機慌として実現されるが、
その基本構成は、所定のタイミング信号と一定の関係を
もって、ＭＰＵから出力されるデータが、ライト命令等
て許容状態（ライトイネ−フル）となるメモリに順次書
込まれるようにしたものである。
プロセッサ（ＭＰＬＩ）等の機慌として実現されるが、
その基本構成は、所定のタイミング信号と一定の関係を
もって、ＭＰＵから出力されるデータが、ライト命令等
て許容状態（ライトイネ−フル）となるメモリに順次書
込まれるようにしたものである。
更に、ＭＰＵかプログラム暴走した場合を考慮してウオ
ッチドックタイマのｌｊ＆ 濠を付加し、プログラム暴
走時には一定時間経過後、メモリに対する書込みを強制
的に禁止するようにもしている。
ッチドックタイマのｌｊ＆ 濠を付加し、プログラム暴
走時には一定時間経過後、メモリに対する書込みを強制
的に禁止するようにもしている。
（発明か解決しようとする問題点）
ところで、上記従来のメモリの書込み制御装置にあって
は、メモリに対する不要な書込みを防止することについ
て更に改良の余地かある。
は、メモリに対する不要な書込みを防止することについ
て更に改良の余地かある。
それは、書込みデータ供給手段かａ走していないときて
あっても、プログラム暴走に起因した誤動作等によって
メモリか書込み許容状態となる可能性かあるからである
。例えば、上記のようにウオッチドックタイマを用いて
強制的にメモリを書込み禁止状態にする場合てあっても
、実際、誤動作発生からウオッチドックタイマの機走に
よって書込みか禁止されるまてに時間かかかることから
、その間にあっては状況はかわらない。
あっても、プログラム暴走に起因した誤動作等によって
メモリか書込み許容状態となる可能性かあるからである
。例えば、上記のようにウオッチドックタイマを用いて
強制的にメモリを書込み禁止状態にする場合てあっても
、実際、誤動作発生からウオッチドックタイマの機走に
よって書込みか禁止されるまてに時間かかかることから
、その間にあっては状況はかわらない。
特に、対象となるメモリかＥ Ｅ Ｐ ＲＯＭ（エレク
トリカル イレーザブル プロクラマブル ＲＯＭ）の
場合は、通常のＲＡＭの場合と異なり、電源を遮断して
も記憶内容か消失しないことから、不要なデータを書込
まないようにすることは重要な課題となる。
トリカル イレーザブル プロクラマブル ＲＯＭ）の
場合は、通常のＲＡＭの場合と異なり、電源を遮断して
も記憶内容か消失しないことから、不要なデータを書込
まないようにすることは重要な課題となる。
そこて、本発明の課題は、書込みデータ供給手段か機走
していないときについて、メモリか誤動作等によって書
込み許容状態となる可能性を低下させることである。
していないときについて、メモリか誤動作等によって書
込み許容状態となる可能性を低下させることである。
（問題点を解決するための手段）
本発明は、第１図に示すように、所定のタイミング信号
ＣＬと一定の関係をもって書込みデータ供給手段２によ
り与えられたデータＤのメモリｌへの書込み制御を行な
う装置を前提としており、このメモリの書込み制御装置
にあって上記課題を解決するための技術的手段は、書込
みデータ供給手段２によるデータＤの供給に先立って予
め定めたキーデータを与えるキーデータ供給手段３と、
キーデータ供給手段３により与えられるキーデータを入
力したときにメモリ１を書込み許容状態にする書込み許
容手段４と、この書込み許容手段４にてメモリを書込み
許容状態にした後、所定の時期にメモリ１を書込み禁止
状態にする書込み禁止手段５とを備えたちのである。
ＣＬと一定の関係をもって書込みデータ供給手段２によ
り与えられたデータＤのメモリｌへの書込み制御を行な
う装置を前提としており、このメモリの書込み制御装置
にあって上記課題を解決するための技術的手段は、書込
みデータ供給手段２によるデータＤの供給に先立って予
め定めたキーデータを与えるキーデータ供給手段３と、
キーデータ供給手段３により与えられるキーデータを入
力したときにメモリ１を書込み許容状態にする書込み許
容手段４と、この書込み許容手段４にてメモリを書込み
許容状態にした後、所定の時期にメモリ１を書込み禁止
状態にする書込み禁止手段５とを備えたちのである。
書込みデータ供給手段２からのデータ供給に先立ってキ
ーデータ供給手段３からキーデータか与えられ、このキ
ーデータを入力した書込み許容手段４かメモリ１を書込
み許容状態にする。
ーデータ供給手段３からキーデータか与えられ、このキ
ーデータを入力した書込み許容手段４かメモリ１を書込
み許容状態にする。
−方、この書込み許容状態とした後、書込み禁止手段５
か所定の時期にメモリ１を書込み禁止状態にする。
か所定の時期にメモリ１を書込み禁止状態にする。
上記過程て、書込みデータ供給手段２は、キーデータ供
給手段３から、キーデータか与えられた後に、書込みデ
ータＤを供給し、この供給されるデータＤが、書込み許
容状態となる間にメモリ１の所定アドレスに書込まれる
。
給手段３から、キーデータか与えられた後に、書込みデ
ータＤを供給し、この供給されるデータＤが、書込み許
容状態となる間にメモリ１の所定アドレスに書込まれる
。
（発明の実施例）
以下、本発明の実施例を図面に基づいて説明する。
第２図は本発明に係るメモリのデータ書込み制御装置の
主要部についでの一例を示す回路図である。
主要部についでの一例を示す回路図である。
尚、この例は、対象とするメモリをＥＥＰＲＯＭとして
いる。
いる。
第２図において、１０はＥＥＦＲＯＭであり、このＥＥ
ＦＲＯＭＩＯはライトイネーブル端子（ＷＴ′）がＬレ
ベルとなるときに書込み許容状態となる一方、同端子（
Ｆｆ）がＨレベルとなるときに書込み禁止状態となる。
ＦＲＯＭＩＯはライトイネーブル端子（ＷＴ′）がＬレ
ベルとなるときに書込み許容状態となる一方、同端子（
Ｆｆ）がＨレベルとなるときに書込み禁止状態となる。
１１は後述するようなデータの所定１ビツトについてラ
ッチするフリップフロップ（以下、ＦＦという）、１２
は上記データの残りのビット（例えば５ビー２））、Ｍ
ＰＵ （図示せず）側からの２相のクロック信号Ｅ、酊
及びｒｒＹＴｒＴ信号を入力するナントゲートであり、
ＦＦＩＩはナンドゲー）１２の出力信号に同期してラッ
チ作動を行なうようにしている。１３はＭＰＵ側からＥ
ＥＦＲＯＭアクセス時に出力されるｍ信号によって許容
状態となる（実際にはインバータ１８の反転信号による
）アンドゲート、１４はライト信号が出力され、クロッ
ク信号ＥがＨレベル、ウオッチドックタイマａ畳による
アラーム信号ｆｆｉがＨレベルのときに許容状態となる
ナントゲートであり、ＦＦＩＩのセット出力Ｑ（Ｈレベ
ル）かアントゲート１３、ナントゲート１４を介し、書
込み許容信号となってＥＥＰＲＯＭＩＯのライトイネ−
フル端子（ｒ）に入力するようになっている。
ッチするフリップフロップ（以下、ＦＦという）、１２
は上記データの残りのビット（例えば５ビー２））、Ｍ
ＰＵ （図示せず）側からの２相のクロック信号Ｅ、酊
及びｒｒＹＴｒＴ信号を入力するナントゲートであり、
ＦＦＩＩはナンドゲー）１２の出力信号に同期してラッ
チ作動を行なうようにしている。１３はＭＰＵ側からＥ
ＥＦＲＯＭアクセス時に出力されるｍ信号によって許容
状態となる（実際にはインバータ１８の反転信号による
）アンドゲート、１４はライト信号が出力され、クロッ
ク信号ＥがＨレベル、ウオッチドックタイマａ畳による
アラーム信号ｆｆｉがＨレベルのときに許容状態となる
ナントゲートであり、ＦＦＩＩのセット出力Ｑ（Ｈレベ
ル）かアントゲート１３、ナントゲート１４を介し、書
込み許容信号となってＥＥＰＲＯＭＩＯのライトイネ−
フル端子（ｒ）に入力するようになっている。
また、１５はアンドゲート１３の出力ビットをラッチす
るフリップフロップ（ＦＦ）であり、このＦＦ１５はＭ
ＰＵ側からのクロック信号Ｅ−に同期してラッチ作動を
行なうようになっている。
るフリップフロップ（ＦＦ）であり、このＦＦ１５はＭ
ＰＵ側からのクロック信号Ｅ−に同期してラッチ作動を
行なうようになっている。
そして、ＦＦ１５の反転出力−−はＭＰＵ側からのクロ
ック信号−一と共にオアゲート１６に入力しており、こ
のオアゲート１６の出力信号かアントゲート１７を介し
て前述したＦＦＩＩのクリア端子（ｒ「「）に入力する
ようになっている。尚、アントゲート１７にはその他、
ＦＦＩＩを強制的にクリアするリセット信号ｒｒｙ［ｒ
か入力している。
ック信号−一と共にオアゲート１６に入力しており、こ
のオアゲート１６の出力信号かアントゲート１７を介し
て前述したＦＦＩＩのクリア端子（ｒ「「）に入力する
ようになっている。尚、アントゲート１７にはその他、
ＦＦＩＩを強制的にクリアするリセット信号ｒｒｙ［ｒ
か入力している。
前記ＭＰＵ側からの２相のクロック信号Ｅ、 Ｑとその
反転信号■−１−一のタイミングは例えば第３図に示す
ようになっている。
反転信号■−１−一のタイミングは例えば第３図に示す
ようになっている。
一方、ＥＥＰＲＯＭＩＯの実質的な書込み制御を行なう
ＭＰＵの機悌は以下のようになっている。
ＭＰＵの機悌は以下のようになっている。
■ ＥＥＰＲＯＭＩＯをアクセスするときにｒ信号（Ｌ
レベル）を出力する機能。
レベル）を出力する機能。
■ ＥＥＰＲＯＭＩＯに書き込むべきデータを出力する
に先立って、キーデータを出力する機能。
に先立って、キーデータを出力する機能。
■上記キーデータを出力の後、書き込み命令と共にＥＥ
ＰＲＯＭＩＯに書き込むべきデータを出力する機走。
ＰＲＯＭＩＯに書き込むべきデータを出力する機走。
このデータ出力は、クロック信号ＥがＨレベルとなる所
定の時期になされる。
定の時期になされる。
上記■、■の機走は例えば以下に示す一連のプログラム
によって実現される。
によって実現される。
１００ ＬＤＡ ＫＥＹＤＡＴＡ２００
ＬＤＢ ＤＡＴＡ３００ ＳＴＡ
ＥＥＰＫＥＹ４００ ＳＴＢ ＥＥ
ＰＡＤＤ即ち、キーデータ（ＫＥＹＤＡＴＡ）をＡレジ
スタに保持（１００）、ＥＥＰＲＯＭＩＯに書き込むべ
きデータ（ＤＡＴＡ）をＢレジスタに保持（２００）、
ＡレジスタのキーデータをＥＥＰＫＥＹ回路（図示せず
）におけるメモリの所定アドレス（ＥＥＰＫＥＹ）に書
込み（３００）、Ｂレジスタのデータ（ＤＡＴＡ）をＥ
ＥＰＲＯＭＩＯの所定アドレス（ＥＥＰＡＤＤ）に書き
込む（４００）、という手順となる。
ＬＤＢ ＤＡＴＡ３００ ＳＴＡ
ＥＥＰＫＥＹ４００ ＳＴＢ ＥＥ
ＰＡＤＤ即ち、キーデータ（ＫＥＹＤＡＴＡ）をＡレジ
スタに保持（１００）、ＥＥＰＲＯＭＩＯに書き込むべ
きデータ（ＤＡＴＡ）をＢレジスタに保持（２００）、
ＡレジスタのキーデータをＥＥＰＫＥＹ回路（図示せず
）におけるメモリの所定アドレス（ＥＥＰＫＥＹ）に書
込み（３００）、Ｂレジスタのデータ（ＤＡＴＡ）をＥ
ＥＰＲＯＭＩＯの所定アドレス（ＥＥＰＡＤＤ）に書き
込む（４００）、という手順となる。
尚、■の検使は上記プログラム実行の過程でなされる。
上記ＭＰＵの機ｆｌに基づいて出力されるキーデータ（
ＫＥＥＤＡＴＡ）は前述したＦＦＩＩのＤ端子及びナン
トゲート１２に入力するようになっているが、実際に入
力される各ビットはすべてＨレベルとなるようキーデー
タの“０”ビットについてはＦＦＩＩ、ナントゲート１
２の前段にインバータか設けられている（図示せず）。
ＫＥＥＤＡＴＡ）は前述したＦＦＩＩのＤ端子及びナン
トゲート１２に入力するようになっているが、実際に入
力される各ビットはすべてＨレベルとなるようキーデー
タの“０”ビットについてはＦＦＩＩ、ナントゲート１
２の前段にインバータか設けられている（図示せず）。
また、上記″ＳＴＡ ＥＥＰＫＥＹ” （３００）
の命令にてＭＰＵからアドレス（ＥＥＰＫＥＹ）か出力
されると、そのデコート出力となる前記ｒで［Ｔ信号か
Ｌレベルに立ち下がる。
の命令にてＭＰＵからアドレス（ＥＥＰＫＥＹ）か出力
されると、そのデコート出力となる前記ｒで［Ｔ信号か
Ｌレベルに立ち下がる。
次に、ＥＥＰＲＯＭＩＯへのデータ書込みに際しでの作
動を第３図に示すタイミングチャートに従って説明する
。
動を第３図に示すタイミングチャートに従って説明する
。
ＭＰＵかＥＥＰ信号を立ち上げた後、上記命令“ＬＤＡ
ＫＥＹＤＡＴＡ” （Ｚｏｏ）に従って所定のキ
ーデータを出力すると、ＦＦＩＩのＤ端子にピッＦ″ｌ
”か入力すると共に、キーデータの残りのビットについ
て１″かナントゲート１２に入力する。そして、ＷΣに
’７Ｍ信号かＨレベルを保持していることから、クロッ
ク信号Ｅ、可か双方Ｈレベルとなる時刻ｔ、にてＦＦ１
１には“１”かセットされる。ＦＦＩＩに“１”かセッ
トされると（出力Ｑ＝“１”）、その時点て既にライト
信号Ｗ−かＬレベル、クロック信号ＥかＨレベル、ｄ信
号かＨレベルとなっていることから、ＥＥＰＲＯＭ Ｉ
Ｑのライトイネ−フル端子（Ｆｒ）かＬレベルとなり
ＥＥＰＲＯＭＩＯか書込み許容状態となる。
ＫＥＹＤＡＴＡ” （Ｚｏｏ）に従って所定のキ
ーデータを出力すると、ＦＦＩＩのＤ端子にピッＦ″ｌ
”か入力すると共に、キーデータの残りのビットについ
て１″かナントゲート１２に入力する。そして、ＷΣに
’７Ｍ信号かＨレベルを保持していることから、クロッ
ク信号Ｅ、可か双方Ｈレベルとなる時刻ｔ、にてＦＦ１
１には“１”かセットされる。ＦＦＩＩに“１”かセッ
トされると（出力Ｑ＝“１”）、その時点て既にライト
信号Ｗ−かＬレベル、クロック信号ＥかＨレベル、ｄ信
号かＨレベルとなっていることから、ＥＥＰＲＯＭ Ｉ
Ｑのライトイネ−フル端子（Ｆｒ）かＬレベルとなり
ＥＥＰＲＯＭＩＯか書込み許容状態となる。
この状態において、上記命令“ＬＤＢ ＤＡＴＡ”（
２００）に従ってＭＰＵからデータか出力される。そし
て、ＭＰＵは上記命令“５ＴＡＥＥＰＫＲＹ″ （３０
０）、”ＳＴＢ ＥＥＰＡＤＤ” （４００）に従っ
てキーデータを、ＥＥＰＫＥＹ回路のメモリに書込む一
方、データを書込み許容状態となるＥＥＰＲＯＭＩＯの
所定アドレス（ＥＥＰＡＤＤ）に書込む。
２００）に従ってＭＰＵからデータか出力される。そし
て、ＭＰＵは上記命令“５ＴＡＥＥＰＫＲＹ″ （３０
０）、”ＳＴＢ ＥＥＰＡＤＤ” （４００）に従っ
てキーデータを、ＥＥＰＫＥＹ回路のメモリに書込む一
方、データを書込み許容状態となるＥＥＰＲＯＭＩＯの
所定アドレス（ＥＥＰＡＤＤ）に書込む。
尚、ＭＰＵからのＥＥＰＲＯＭ ｌ Ｏに書込むべきデ
ータの出力は、タイミング的にみるとほぼ第３図に゛お
ける時刻ｔ１とｔ２との間で行なわれる。
ータの出力は、タイミング的にみるとほぼ第３図に゛お
ける時刻ｔ１とｔ２との間で行なわれる。
上記のようにデータの書込みかなされる過程で、クロッ
ク信号■−か立ち上かる時刻ｔ２になると、アントゲー
ト１３を介したＦＦＩＩのセット出力“１”が、出該ク
ロック信号ｒの立ち上かりに同期して、ＦＦ１５にセッ
トされ（’ｌＪ＝“０”）、更に、時刻ｔ３でのクロッ
ク信号局−の立ち下かりによってＦＦＩＩかクリアされ
る。即ち、時刻ｔ３においてＥＥＰＲＯＭＩ Ｏは書込
み禁止状態となる。
ク信号■−か立ち上かる時刻ｔ２になると、アントゲー
ト１３を介したＦＦＩＩのセット出力“１”が、出該ク
ロック信号ｒの立ち上かりに同期して、ＦＦ１５にセッ
トされ（’ｌＪ＝“０”）、更に、時刻ｔ３でのクロッ
ク信号局−の立ち下かりによってＦＦＩＩかクリアされ
る。即ち、時刻ｔ３においてＥＥＰＲＯＭＩ Ｏは書込
み禁止状態となる。
以後、ＥＥＰＲＯＭＩＯへのデータ書込みに先立ったキ
ーデータの供給（“ＬＤＡ ＫＥＹＤＡＴＡ”（７）
実行） が７ｊさｈる（でＥＥ ＦＲＯＭＩ Ｏは書込
み禁止状態を保持する。
ーデータの供給（“ＬＤＡ ＫＥＹＤＡＴＡ”（７）
実行） が７ｊさｈる（でＥＥ ＦＲＯＭＩ Ｏは書込
み禁止状態を保持する。
上記のように本実施例によれば、Ｍ Ｐ Ｕの一連のプ
ログラムに従ってキーデータ出力がなされたときに、Ｅ
ＥＰＲＯＭＩＯが書込み許容状態となり、この状態でデ
ータの書込みがなされた後に、強制的にＥＥＰＲＯＭＩ
Ｏが書込み禁止状ｙ８になるため、ＥＥＰＲＯＭＩＯが
ＭＰＵの誤動作等によって書込み許容状態となる確率が
より低いものとなる。
ログラムに従ってキーデータ出力がなされたときに、Ｅ
ＥＰＲＯＭＩＯが書込み許容状態となり、この状態でデ
ータの書込みがなされた後に、強制的にＥＥＰＲＯＭＩ
Ｏが書込み禁止状ｙ８になるため、ＥＥＰＲＯＭＩＯが
ＭＰＵの誤動作等によって書込み許容状態となる確率が
より低いものとなる。
そして、ＥＥＦＲＯＭＩＯにおける不要データの書込み
防止はウォー２チドックタイマ機詣と相まって更に高度
のレベルで実現できるようになる。
防止はウォー２チドックタイマ機詣と相まって更に高度
のレベルで実現できるようになる。
以上説明してきたように、本発明によれば、書込みデー
タ供給手段か機庵しないときについては、メモリか誤動
作等によって書込み許容状態となる回走性か著しく低下
することになる。よって、メモリに対する不要データの
書込みをより確実に防止できるようになる。
タ供給手段か機庵しないときについては、メモリか誤動
作等によって書込み許容状態となる回走性か著しく低下
することになる。よって、メモリに対する不要データの
書込みをより確実に防止できるようになる。
第１図は本発明の原理図、第２図は本発明に係るメモリ
のデータ書込み制御装置の主要部の一例を示す回路図、
第３図は第２図に示す装置の作動を示すタイミングチャ
ートである。 ■・・・メモリ ２・・・書込みデータ供給手段 ３・・・キーデータ供給手段 ４・・−書込み許容手段 ５−書込み禁止手段 発側ｆ）μ理図 第１図 フイミンフ゛子ヤード 第３図
のデータ書込み制御装置の主要部の一例を示す回路図、
第３図は第２図に示す装置の作動を示すタイミングチャ
ートである。 ■・・・メモリ ２・・・書込みデータ供給手段 ３・・・キーデータ供給手段 ４・・−書込み許容手段 ５−書込み禁止手段 発側ｆ）μ理図 第１図 フイミンフ゛子ヤード 第３図
Claims (3)
- （１）所定のタイミング信号（ＣＬ）と一定の関係をも
って書込みデータ供給手段（２）により与えられたデー
タ（Ｄ）のメモリ（１）への書込み制御を行なう装置で
あって、 上記書込みデータ供給手段（２）によるデータＤの供給
に先立って予め定めたキーデータを与えるキーデータ供
給手段（３）と、 キーデータ供給手段（３）により与えられるキーデータ
を入力したときにメモリ（１）を書込み許容状態にする
書込み許容手段（４）と、この書込み許容手段（４）に
てメモリを書込み許容状態にした後、所定の時期にメモ
リ （１）を書込み禁止状態にする書込み禁止手段（５）と
を備えたことを特徴とするメモリのデータ書込み制御装
置。 - （２）上記書込みデータ供給手段（２）及びキーデータ
供給手段（３）が一連のプログラム ステップとして構成されたことを特徴とする特許請求の
範囲第一項記載のメモリのデータ書込み制御装置。 - （３）上記書込み禁止手段（５）が、上記タイミング信
号（ＣＬ）との関連での所定タイミングにてメモリ（１
）を禁止状態にする機能を有することを特徴とする特許
請求の範囲第一項又は第二項記載のメモリのデータ書込
み制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61145894A JPS633353A (ja) | 1986-06-20 | 1986-06-20 | メモリのデ−タ書込み制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61145894A JPS633353A (ja) | 1986-06-20 | 1986-06-20 | メモリのデ−タ書込み制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS633353A true JPS633353A (ja) | 1988-01-08 |
Family
ID=15395509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61145894A Pending JPS633353A (ja) | 1986-06-20 | 1986-06-20 | メモリのデ−タ書込み制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS633353A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0251757A (ja) * | 1988-08-15 | 1990-02-21 | Fujitsu Denso Ltd | 記憶データ消失防止回路 |
-
1986
- 1986-06-20 JP JP61145894A patent/JPS633353A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0251757A (ja) * | 1988-08-15 | 1990-02-21 | Fujitsu Denso Ltd | 記憶データ消失防止回路 |
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