JPS633418A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特に多層配線の
上層配線と下層配線間を互いに接続するスル・ホールの
形成方法に関する。

〔従来の技術〕

一般に、スル・ホールの形成は良好なカバレージ特性が
得られるように下部から上部に向って大きく開口してｂ
ることが必要である。この形状のスル・ホールを得るに
は従来２つの方法がある。

その−−７は層間絶縁膜を等方性のエツチング技術を用
いて直接開口する方法であり、他の一つはホト・リソグ
ラフィー工程と層間絶縁膜のエツチング工程を複数回繰
返し行い段階的に開口部を広げる方法である。

第２図（ａ）〜（ｄ）および第３図（ａ）〜（ｆ）はそ
れぞれ従来のスル・ホール形成方法を説明するための工
程順序図で、上記２つの方法にそｎぞれ対応させたもの
である。まず最初の等方性エツチング法について説明す
れば、第２図（ａ）に示す如く半導体装置１上には下層
配線２がまず形成されついで主にシリコン酸化物から成
る層間絶縁膜３および平坦化膜４がそれぞれ形成される
。この平坦化膜４け主としてシリカ塗布膜からなり熱処
理により眉間絶縁膜３の段差をなだらかにするよう作用
する。ついで第２図（′ｂ）のように７ツ酸を主体とす
る液によるエツチングがホトレジスト膜８をマスクトシ
て行なわれ層間絶縁膜３の上部が等方的にエツチング除
去される。このあと直ちにホトレジスト膜８をマスクと
するりアクティブ・イオンエラチンクラ行なえば第２図
（ｅ）Ｋ示す如き下部から上方に向かって大きく開口さ
れたスル・ホールが開孔される。

従ってこれに上層配線６を被着せしめれば第２図（ｄ）
の構造配線を備えた半導体装置を得ることができる。

また、段階的に開口部を拡げる方法によるときは、上述
の方法と同様に下層配線２、層間絶縁膜３および平坦化
膜（シリカ）４が半導体基板上Ｋまず形成される。〔第
３図（ａ）〕。ついで第３図（′ｂ）Ｋ示すようにホト
レジスト膜８をマスクとして所望よりも大きな径の開口
部が層間絶縁膜３の上部に形成される。この開口部の形
成にはりアクティブ・イオンエッチが用いられ平坦化膜
４にサイドエッチが発生しないよう配慮される。ここで
ホトレジスト膜８は除去され、再度ホト・リソグラフィ
ーを行ない新らしく付は直したホトレジスト膜・ホール
開孔部上に形成すれば第３図（ｄ）の配線構造が得られ
る。

〔発明が解決しようとする問題点〕

しかしながら、第一゛め等方性エツチング技術を用いた
形成方法ではフッ酸によるエツチング速度が層間絶縁膜
３に比較して、平坦化膜４の方が数倍も大きいので上層
の平坦化膜４は所望のものより大きく広がった形状でエ
ツチングさｎる。すなわちサイドエツチングされ往々に
して段部まで除去される事故が生じ、上層配線６の段差
切れまたは配線間の短絡などの不良障害をひきおこすよ
うになる。また、第２の段階的に開口部を広げる方法に
よると、この方法では複数回のホトレジスト工程が４行
なわｎるのでホト・マスクの目合せズレが生じ易く開口
部分と開口上部の段部同志のズレが製造上〃避けること
ができない問題として発生する。このようなズレが製造
段階で生じるとスル・ホール段部に上層配線６の被精が
困難な箇所ができるので往々にして導通不良事故を発生
させることか多い。

第４図および第５図はそれぞれ従来のスル・ホール形成
方法により発生する不良形状の模形図で、以上の説明を
図を用いてより明確化したものである。従来、これらの
問題点は設計上の余裕度を大きくすることによって不良
の発ヤ謳小限に抑えて。

いるのが現状であるが、最近、＠、速に進展しつつある
素子の微細化動向に対しては重大な障害となる。

本発明の目的は、上記の情況に鑑み、開口部にエツチン
グ工程レを生じることｔｆコスル・ホールの形成工程を
備えた半導体装置の製造方法を提供することである。

〔問題点を解決するための手段〕

本発明の半導体装置の製造方法は、半導体基板上に下層
配線を形成する工程と、前記下層配線上に層間絶縁膜お
よび平坦化膜をそれぞれ形成する工程と、前記平坦化膜
上にポリマ膜および絶縁膜の積層膜を形成する工程と、
前記絶縁膜を選択的に開口するパターニング工程と、前
記絶縁膜の開口パターンを介し前記ポリマ膜を選択的に
開口する酸素ガス・プラズマ・エッチング工程と、前記
絶縁膜およびポリマ膜の積層開口パターンを介し前記平
坦化膜および眉間絶縁膜の積層膜を前記絶縁膜の除去と
紀行して下層配線表面に達する深さまで開口する異方性
エツチング工程とを含むスル・ホール形成工程を備えて
構成される。

〔実施例〕

以下図面を参照して本発明の詳細な説明する。

第１図（１１）〜（ｆ）は本発明の一実施例を示す工程
順序図である。まず、第１図（ａ）に示すように半導体
基板１の表面に下層配線２を形成しこの上に層間絶縁膜
３．平坦膜４、耐ドライエツチ性のポリマ膜５および絶
縁膜７を順次被着せしめる。この際、絶縁膜７にはりア
クチブ・イオンエツチングによるエツチング速度が層間
絶縁膜３と同程度のものを用い、また膜厚をこの層間絶
縁膜３の約半分程度に設定しておく。れたらはプラズマ
ＣＶＤ法または、スパッタリング法などの通常の手段を
用いれば容易に成長せしめ得る。ついで第１図（ｂ）に
示すようにホト・リソグラフィー技術を用いて最上層の
絶縁膜７のみを開孔する。ここでホトレジスト８を除去
し、酸素ガスプラズマ技術を用いて第１図（ｅ）のよう
にポリマ膜５のサイドエッチを行ない、更に第１図（ｄ
）に示すようにリアクティブ・イオンエッチ法によって
絶縁膜７の除去と、層間絶縁膜３の開孔を同時に行なう
。この場合絶縁膜７が全て除去された後も引き続きリア
クティブ・イオンエツチングを行えば第１図（ｅ）の如
く階段状にエツチングされる。すなわち、下層配線２上
には下層配線２に達するまで開孔され、また周辺部も同
時に階段状に上方に開いた開孔部が形成されるので、ポ
リマ膜５を除去してから上層配線６を形成すれば、第１
図（ｆ）に示す如き構造の理想的スル・ホールを備えた
半導体装置を得ることができる。

〔発明の効果〕

以上詳細に説明したように１本発明によればスル・ホー
ルの開孔の際にエツチング手段として異方性エツチング
技術（リアクティブ・プラズマ・エツチング技術）のみ
を使用し、且つ唯１回のホト・リソグラフィー手法によ
って所望の下部から上部に段階的に拡がる断面形状を達
成し得るので、層間絶縁膜を７ツ酸で等方性エツチング
する際発生する平坦化膜のサイドエツチング現象または
複数回のホト・リソグラフィー工程を用いて段階的にス
ル・ホールの開孔を行う際発生する目合せズレ乙回避す
ることが可能である。従って、上層配線の段切れ、短絡
または断線などの不良を生じることがないので大きなマ
スク設計マージンは全く不要となシ、半導体素子の微細
化をきわめて生産効率よく容易に達成せしめ得る。

【図面の簡単な説明】

第１図（ａ）〜（ｆ）は本発明の一実施例を示す工程順
序図、第２図（１１）〜（ｄ）および第３図（ａ）〜（
ｄ）はそれぞれ従来のスル・ホール形成方法を説明する
ための工程順序図、第４図および第５図はそれぞれ従来
のスル・ホール形成方法により発生する不良形状の楔形
図である。 １・・・・・・半導体基板、２・−・・・・下層配線、
３・・・・・・層間絶縁膜、４・・・・・・平坦化膜（
シリカ）、５・・・・・・ポリマ膜、６・・・・・−上
層配線、７・・・・・・絶縁膜、８，８′’ｙｈｉ　　
図 （εノ （チノ ｆＪＩ図

Claims (1)

【特許請求の範囲】
1. 半導体基板上に下層配線を形成する工程と、前記下層配
   線上に層間絶縁膜および平坦化膜をそれぞれ形成する工
   程と、前記平坦化膜上にポリマ膜および絶縁膜の積層膜
   を形成する工程と、前記絶縁膜を選択的に開口するパタ
   ーニング工程と、前記絶縁膜の開口パターンを介し前記
   ポリマ膜を選択的に開口する酸素ガス・プラズマ・エッ
   チング工程と、前記絶縁膜およびポリマ膜の積層開口パ
   ターンを介し前記平坦化膜および層間絶縁膜の積層膜を
   前記絶縁膜の除去と並行して下層配線表面に達する深さ
   まで開口する異方性エッチング工程とを含むスル・ホー
   ル形成工程を備えることを特徴とする半導体装置の製造
   方法。