JPH02137327A - 半導体装置の製法 - Google Patents

半導体装置の製法

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JPH02137327A
JPH02137327A JP29161588A JP29161588A JPH02137327A JP H02137327 A JPH02137327 A JP H02137327A JP 29161588 A JP29161588 A JP 29161588A JP 29161588 A JP29161588 A JP 29161588A JP H02137327 A JPH02137327 A JP H02137327A
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JP
Japan
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layer
interconnection
aluminum
wiring
dry etching
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Pending
Application number
JP29161588A
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English (en)
Inventor
Yasuyuki Ono
康行 大野
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NEC Corp
Original Assignee
NEC Corp
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Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製法に関し、特に2層、或はそれ
以上の多層配線を有する半導体装置の製法に関する。
〔従来の技術〕
従来、この種の多層配線構造を有する半導体装置の製法
は、例えば第3図に示すように、シリコン半導体基板1
上にSiO□等の絶縁膜2を介して、第1アルミニウム
配線3aを異方性ドライエツチングにて形成する。この
時、該配線3aの断面は矩形又は正方形となっていた(
第3図(A))。次に、CVD法で形成された5i(h
等の層間絶縁膜4を介して、第2層目アルミニウム配線
5を蒸着又はスパッタ法によって形成していた(第3図
(B))、あるいは、第4図に示すように、第1アルミ
ニウム配線3aの断面形状を感光性樹脂、所謂ホトレジ
ス)8c及び6dを介して成る2回の露光工程と2回の
異方性ドライエツチングにより階段状にしていた(第4
図(A)、 (B))。
〔発明が解決しようとする課題〕
上述した従来の多層配線構造を有する半導体装置の製法
は、第3図に示す方法によhば第2アルミニウム配線5
は、第1アルミニウム配線3aの端部より生ずる層間絶
縁膜4の肩部4aにおいて、第3図(B)に示すように
第2アルミニウム配線5に段切れが生じてしまうという
欠点がある。
又、第4図に示す方法によれば、第1アルミニウム配線
3aの上級部の急峻性が緩和され、第2アルミニウム配
線50段切れが回避される。しかし、この方法では、2
回の露光工程を必要とするので工数がかかること、2回
のマスク合わせてパターンのズレが生じること、さらに
段階形状を作る為のステップ幅dが3〜5μm程度は必
要であり、半導体装置の高集積化に伴うアルミニウム配
線の微細パターン化が難しい等の欠点があった。
〔課題を解決するための手段〕
本発明の半導体装置の製法は、配線層上に所望するパタ
ンのエツチング用÷スクを形成し、該マスクにより配線
層を所定の膜厚だけ等方性ドライエツチングし、続いて
該マスクを用いて異方性ドライエツチングを行い階段状
の断面形状を有する配線を形成することを特徴とする。
〔実施例〕
次に、本発明について図面を参照して説明する。
第1図は本発明の第1の実施例を工程順に示した各工程
断面図である。例えば集積回路等が形成された半導体基
板1上に5i(h等の絶縁膜2を介して被着形成された
第1アルミニウム配線層3上にホトレジストを塗布して
ホトレジスト層6を形成する。この場合のホトレジスト
としては、ポジタイプと称するホトレジストを用いるが
、ネガタイプと称するホトレジストを用いることもでき
る。そして、このホトレジスト層6に対してホトマスク
7により露光処理を行う。光の当たった部分(露光部と
称する)6aは変化し現像液に可溶となる(第1図(A
))。次にこのホトレジスト層6に対して現像処理を施
して露光部6aを除去し、第1アルミニウム配線層30
面上に所定パタンのホトレジス)6c形成する(第1図
(B乃。
次に例えば、ホトレジス)6cをマスクに平行平板型の
反応性イオンエツチング装置を用いて、圧力条件を80
mTorr、 RFパワー条件を500W、及びガス条
件な三塩化ホウ素(BCA3)と塩素(Cn*)と酸素
(0,)の流量比が40:8:1として第1アルミニウ
ム配線層3を所定の厚さ(例えば元の膜厚のl/3程度
)だけ残して等方性ドライエツチングを第1ステツプ目
のエツチングとして行う(第1図(C乃。続いて、該等
方性ドライエツチングが終了した半導体基板1をエツチ
ングチャンバー内に真空保持したまま、第2ステツプ目
のエツチングとして圧力条件を40 mTorr。
RFパワーを800W、ガス条件を三塩化ホウ素と塩素
と三弗化炭化水素(CHF s )と窒素(N2)の流
量比が45:4:2:1の条件にして第1アルミニウム
配線層3の残りの膜を異方性ドライエツチングし、第1
アルミニウム配線3aを形成する(第1図(D乃。
次に第1図(D)の状態のまま、半導体基板1をプラズ
マ灰化装置内に配して、酸素プラズマにてホトレジス)
6cを灰化除去せしめる。然る後、第1アルミニウム配
線3aを含む全面にCVD法によって5iOz等の層間
絶縁膜4を被着形成後、全面にアルミニウムをスパッタ
し、次いでこのアルミニウム層を異方性ドライエツチン
グにて所定パタンにエツチングして、第2アルミニウム
配線5を形成する。第2層目の配線5は第1層目の配線
3aの断面が階段形状であるので段切れることなく第1
層目の配線3aと交叉して形成される(第1図(E))
。尚、本発明は、上記実施例のみに限定されず、3層以
上の多層配線とすることもできる。その際には下層の配
線を全て上述の方法によって階段状断面となす。
第2図は本発明の第2の実施例を工程順に示した各工程
断面図である。例えば集積回路等が形成された半導体基
板1上に5iOz等の絶縁膜2を介して被着形成された
タングステン配線層8上にレジスト塗布、目合わせ、露
光、現像処理工程を経て所定パタンのホトレジス)6c
を形成する(第2図(A)、(B))。
次に例えば、平行平板型の反応性イオンエツチング装置
を用いて、ホトレジス)6cをマスクに該タングステン
配線8を、圧力条件がl 5 Q mTorr。
REパワー条件が500W、ガス条件が六フッ化硫黄(
SFs)とフロロクロロカーボン系ガス(例えばC*C
n5Fs)の流量比が2:1のもとで所定の厚さ(例え
ば元の膜厚のl/2)だけ残して等方性ドライエツチン
グを第1ステツプ目のエツチングとして行う(第2図(
C))。続いて第2ステツプ目のエツチングとして圧力
条件が150mTorr、 Rにパワー条件がs o 
ow、ガス条件がフロロクロロカーボン系ガス(例えば
CxCJxFs)と窒素(N2)の流量比が3:1のも
とで該タングステン配線層8の残りの膜を異方性ドライ
エツチングし、タングステン配線8aを形成する(第2
図(D))。
次に、ホトレジス)6cをプラズマ灰化装置を用いて除
去した後、タングステン配線8aを含む全面にCVD法
によってSin、等の層間絶縁膜4を被着形成後、全面
にアルミニウムをスパッタし、次いでこのアルミニウム
層を異方性ドライエツチングにて所定パタンにエツチン
グして、アルミニウム配線9を形成する(第2図(E)
)。
この第2の実施例では、エレクトマイグレーション、ス
トレスマイグレーション不良率がアルミニウム配線より
も少なく、配線寿命が長いとされるタングステン配線を
階段状形状にできる為に次世代LSI(例えば16M 
 bit  DRAM以降のLSI)の微細パターン化
が可能になるという利点がある。
〔発明の効果〕
以上説明したように本発明は、第1層目配線を形成する
場合に、所定のパタンのホトレジストをマスクにドライ
エツチングのステ、プエッチング法を用いて等方性ドラ
イエツチングとそれに続く異方性ドライエツチングを1
回のドライエツチング工程で行い、断面が階段状の配線
を形成する。
これにより、該第1層目配線層上に絶縁膜を介して形成
される第2層目配線の段切れを防止できる効果がある。
また、上述せる製法によれば、階段状の断面形状を持つ
第2層目配線の形成に際して最も手数を要する露光工程
が1回で済むので、製造工程が著しく低減し、作業能率
が向上する。かつ露光工程が1度でよい為に、これに基
づく欠陥が入りにくく、しかも従来の2度のマスク合わ
せが不要となるのでパタンずれが起こらず高精度に階段
状断面の配線が形成できる効果がある。また、等方性ド
ライエツチング量を制御することによって、階段状のス
テップ幅dをサブミクロンレベルに狭くすることが可能
となり、次期種多層配線の微細パタン化が可能となる。
8a・・・・・・タングステン配線、9・・印・アルミ
ニウム配線。

Claims (1)

    【特許請求の範囲】
  1. 半導体基板上に形成された配線層上に所定パタンのエッ
    チング用マスクを形成し、該マスクにより配線層を所定
    の膜厚だけ等方性ドライエッチングし、続いて該マスク
    を用いて異方性ドライエッチングを行い階段状の断面形
    状を有する配線を形成することを特徴とする半導体装置
    の製法。
JP29161588A 1988-11-18 1988-11-18 半導体装置の製法 Pending JPH02137327A (ja)

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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6347947A (ja) * 1986-08-18 1988-02-29 Mitsubishi Electric Corp 半導体装置の製造方法
JPS63126247A (ja) * 1986-11-17 1988-05-30 Hitachi Ltd 半導体集積回路装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6347947A (ja) * 1986-08-18 1988-02-29 Mitsubishi Electric Corp 半導体装置の製造方法
JPS63126247A (ja) * 1986-11-17 1988-05-30 Hitachi Ltd 半導体集積回路装置の製造方法

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