JPS6334923A - 半導体製造装置 - Google Patents
半導体製造装置Info
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- JPS6334923A JPS6334923A JP17842886A JP17842886A JPS6334923A JP S6334923 A JPS6334923 A JP S6334923A JP 17842886 A JP17842886 A JP 17842886A JP 17842886 A JP17842886 A JP 17842886A JP S6334923 A JPS6334923 A JP S6334923A
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- Japan
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- semiconductor substrate
- sputtering
- substrate
- aluminum
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- 238000004519 manufacturing process Methods 0.000 title claims description 11
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- 229910052782 aluminium Inorganic materials 0.000 abstract description 24
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Landscapes
- Physical Vapour Deposition (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体製造装置に関し、特に、膜堆積時間の短
縮を図りながらステップカバレッジ効果の改善が図れ、
かつ、垂直な側臂部の再スパツタ効果を大にする半導体
製造装置に関する。
縮を図りながらステップカバレッジ効果の改善が図れ、
かつ、垂直な側臂部の再スパツタ効果を大にする半導体
製造装置に関する。
従来の半導体製造装置として、例えば、半導体基板に直
流あるいは高周波の電圧を印加しながらスパッタリング
法で半導体基板上に成膜するものがある。これはバイア
ススパッタリング法と呼ばれるものであり、半導体基板
をプロセスチャンバーに対して負にバイアスし、スパッ
タリングガスであるＡｒのイオンＡｒ”を半導体基板に
垂直に入射させて半導体基板の段部においてステップカ
バレッジを改善している。
流あるいは高周波の電圧を印加しながらスパッタリング
法で半導体基板上に成膜するものがある。これはバイア
ススパッタリング法と呼ばれるものであり、半導体基板
をプロセスチャンバーに対して負にバイアスし、スパッ
タリングガスであるＡｒのイオンＡｒ”を半導体基板に
垂直に入射させて半導体基板の段部においてステップカ
バレッジを改善している。
第４図（ａ）は半導体基板１１の段部を有する酸化膜１
０の表面にアルミニウムの膜堆積９が形成されている状
態を示し、負にバイアスされている半導体基板１１に垂
直にアルゴンイオンＡｒ”が入射してアルミ膜９を再ス
パツタし、アルミの再付着をも伴って段部のステツブカ
バレッジが改善され、第４図（ｂ）に示す形状になる。
０の表面にアルミニウムの膜堆積９が形成されている状
態を示し、負にバイアスされている半導体基板１１に垂
直にアルゴンイオンＡｒ”が入射してアルミ膜９を再ス
パツタし、アルミの再付着をも伴って段部のステツブカ
バレッジが改善され、第４図（ｂ）に示す形状になる。
第５図はアルミリフトオフ法が適用される半導体基板１
１を示し、半導体基板１１上にフォトレジスト１３のパ
ターンが形成され、その上にアルミ９，９ａの成膜層が
形成されており、フォトレジストパターン１３は２μｍ
の膜厚を有し、アルミ９，９ａは１μｍの膜厚を有する
。
１を示し、半導体基板１１上にフォトレジスト１３のパ
ターンが形成され、その上にアルミ９，９ａの成膜層が
形成されており、フォトレジストパターン１３は２μｍ
の膜厚を有し、アルミ９，９ａは１μｍの膜厚を有する
。
ここで、粘着テープを使用してフォトレジスト１３上の
アルミ９を除去した後、フォトレジスト１３を有機溶剤
で除去すると、所定のパターンのアルミ９ａを有した半
導体基板１１が得られる。
アルミ９を除去した後、フォトレジスト１３を有機溶剤
で除去すると、所定のパターンのアルミ９ａを有した半
導体基板１１が得られる。
しかし、従来の半導体製造装置によれば、スパッタリン
グガスが垂直に入射するため、再スパック率を所定の値
にすると、ステップカバレッジの改善に加えて段部以外
の平坦部においても再スパツタが行われて成膜時間が長
くなるという不都合がある。例えば、再スパツタ率をス
テップカバレッジの改善効果が期待されると言われてい
る３０％以上にすると、バイアスをかけないスパッタリ
ング法に比較して１４０％の時間を要することになる。
グガスが垂直に入射するため、再スパック率を所定の値
にすると、ステップカバレッジの改善に加えて段部以外
の平坦部においても再スパツタが行われて成膜時間が長
くなるという不都合がある。例えば、再スパツタ率をス
テップカバレッジの改善効果が期待されると言われてい
る３０％以上にすると、バイアスをかけないスパッタリ
ング法に比較して１４０％の時間を要することになる。
また、スパッタリングガスが垂直に入射すと、第５図に
示したように、垂直な側壁部１３ａ上のアルミ９の除去
が困難になるという不都合もある。
示したように、垂直な側壁部１３ａ上のアルミ９の除去
が困難になるという不都合もある。
本発明は上記に鑑みてなされたものであり、膜堆積時間
の短縮を図りながらステップカバレッジ効果の改善が図
れ、かつ、垂直な側壁部を再スパツタできるようにする
ため、バイアススパッタリング法において半導体基板の
表面に平行な磁界を形成することによりスパッタリング
用のイオンガスが半導体基板の表面にあらゆる方向から
入射するようにした半導体製造装置を提供するものであ
る。
の短縮を図りながらステップカバレッジ効果の改善が図
れ、かつ、垂直な側壁部を再スパツタできるようにする
ため、バイアススパッタリング法において半導体基板の
表面に平行な磁界を形成することによりスパッタリング
用のイオンガスが半導体基板の表面にあらゆる方向から
入射するようにした半導体製造装置を提供するものであ
る。
以下、本発明による半導体製造装置を詳細に説明する。
第１図は本発明の一実施例を示し、アルミターゲット１
にプロセスチャンバー（図示せず）に対して負のバイア
スを与えるスパッタ用の直流電源２と、半導体基板１１
を支持する基板ホルダー６と、基板ホルダー６に負のバ
イアスを与えるバイアス用の直流電源８と、半導体基板
１１の表面に近接して配置されてその表面に平行な交番
回転磁界を発生する磁極４に巻回された電磁コイル３を
有する。磁極４はＮ＝１０ｃｍの長さを有し、交流電源
７によって付勢される。
にプロセスチャンバー（図示せず）に対して負のバイア
スを与えるスパッタ用の直流電源２と、半導体基板１１
を支持する基板ホルダー６と、基板ホルダー６に負のバ
イアスを与えるバイアス用の直流電源８と、半導体基板
１１の表面に近接して配置されてその表面に平行な交番
回転磁界を発生する磁極４に巻回された電磁コイル３を
有する。磁極４はＮ＝１０ｃｍの長さを有し、交流電源
７によって付勢される。
以上の構成において、プロセスチャンバー’ｃ ５ Ｘ
１０−’Ｔｏｒｒの真空度になるように排気した後、
アルゴンガスを５ｍＴｏｒｒの気圧になるように導入し
、直流電源２によってアルミターゲット１に１０に−の
電力を供給してスパッタリングを開始する。このとき、
半導体基板１１にはバイアスが印加されておらず、アル
ミが１μｍ／ｍｉｎの速度で半導体基板１１に堆積する
。第２図（ａ）において、半導体基板１１に段部を有し
て形成された酸化膜１０上にアルミ９が目標膜圧の２０
％に達したとき、基板ホルダー６に直流電源８をオンし
て負の１００Ｖのバイアスを与え、かつ、交流電源７を
オンして電磁コイル３に周波数１ｆｌｚの交流電流を流
す。この結果、アルゴンイオンＡｒ”１２が直流電源８
による垂直方向の電界と電磁コイル３による水平方向の
交番磁界に影響されながら半導体基板１１に入射する。
１０−’Ｔｏｒｒの真空度になるように排気した後、
アルゴンガスを５ｍＴｏｒｒの気圧になるように導入し
、直流電源２によってアルミターゲット１に１０に−の
電力を供給してスパッタリングを開始する。このとき、
半導体基板１１にはバイアスが印加されておらず、アル
ミが１μｍ／ｍｉｎの速度で半導体基板１１に堆積する
。第２図（ａ）において、半導体基板１１に段部を有し
て形成された酸化膜１０上にアルミ９が目標膜圧の２０
％に達したとき、基板ホルダー６に直流電源８をオンし
て負の１００Ｖのバイアスを与え、かつ、交流電源７を
オンして電磁コイル３に周波数１ｆｌｚの交流電流を流
す。この結果、アルゴンイオンＡｒ”１２が直流電源８
による垂直方向の電界と電磁コイル３による水平方向の
交番磁界に影響されながら半導体基板１１に入射する。
ここで、磁界ピーク値を０．２ガウスとすると、３６０
° 回転する交番磁界によって垂直方向において約３
Ｘ １０’ｍ／ｓｅｃ、水平方向において約９Ｘ１０’
ｍ／ｓｅｃの速度を有しながらあらゆる方向からアルゴ
ンイオンＡｒ”１２が入射するため、垂直方向の約３倍
の再スパツタが水平方向において生じる。従って、段部
における再スパツタ率を３０％に設定したとしても平坦
部における再スパック率は１０％になるため、バイアス
スバンタリング法を採用しているにもかかわらず膜堆積
時間はバイアスのないスパッタリング法の膜堆積時間の
１１０％の増加にしかならない。このようにして再スパ
ツタが行われ、第２図（ｂ）に示すようなステップカバ
レッジ効果の改善されたアルミ膜９を有した半導体基板
１１が得られる。この場合、従来のバイアススパッタ法
による膜堆積時間の４１５の時間で同一のステップカバ
レッジの改善効果を得ることができる。
° 回転する交番磁界によって垂直方向において約３
Ｘ １０’ｍ／ｓｅｃ、水平方向において約９Ｘ１０’
ｍ／ｓｅｃの速度を有しながらあらゆる方向からアルゴ
ンイオンＡｒ”１２が入射するため、垂直方向の約３倍
の再スパツタが水平方向において生じる。従って、段部
における再スパツタ率を３０％に設定したとしても平坦
部における再スパック率は１０％になるため、バイアス
スバンタリング法を採用しているにもかかわらず膜堆積
時間はバイアスのないスパッタリング法の膜堆積時間の
１１０％の増加にしかならない。このようにして再スパ
ツタが行われ、第２図（ｂ）に示すようなステップカバ
レッジ効果の改善されたアルミ膜９を有した半導体基板
１１が得られる。この場合、従来のバイアススパッタ法
による膜堆積時間の４１５の時間で同一のステップカバ
レッジの改善効果を得ることができる。
第３図は本発明によって膜堆積を受ける他の半導体基板
１１を示し、所定のパターンのフォトレジスト１３を有
する半導体基板１１に直流電源８のオフの状態でアルミ
膜９．９ａを堆積させる。アルミ膜９，９ａの膜厚が所
定の膜厚の９０％に達したとき堆積速度を３０％に低下
させ、同時に直流電源８をオンにして半導体基板１１に
バイアスを与えるとともに交流電源７をオンにして磁界
を形成して成膜する。
１１を示し、所定のパターンのフォトレジスト１３を有
する半導体基板１１に直流電源８のオフの状態でアルミ
膜９．９ａを堆積させる。アルミ膜９，９ａの膜厚が所
定の膜厚の９０％に達したとき堆積速度を３０％に低下
させ、同時に直流電源８をオンにして半導体基板１１に
バイアスを与えるとともに交流電源７をオンにして磁界
を形成して成膜する。
その結果、フォトレジスト１３の側壁部１３ａにおいて
も再スパツタが生じ、図示した形状のものが得られた。
も再スパツタが生じ、図示した形状のものが得られた。
ここで、有機溶剤による処理を施したところ、フォトレ
ジスト１３の側壁部１３に形成されたアルミ膜９のクラ
ックから有機溶剤がフォトレジスト１３に流入し、フォ
トレジスト１３とともにその上のアルミ膜９が除去され
、所定のパターンのアルミ膜９ａを有した半導体基板１
１が得られる。従って、粘着テープによるアルミ膜９の
除去工程を省略してアルミのリフトオフを行うことがで
きる。
ジスト１３の側壁部１３に形成されたアルミ膜９のクラ
ックから有機溶剤がフォトレジスト１３に流入し、フォ
トレジスト１３とともにその上のアルミ膜９が除去され
、所定のパターンのアルミ膜９ａを有した半導体基板１
１が得られる。従って、粘着テープによるアルミ膜９の
除去工程を省略してアルミのリフトオフを行うことがで
きる。
Ｃ発明の効果〕
以上説明した通り、本発明の半導体製造装置によれば、
バイアススパッタリング法において半導体基板の表面に
平行な磁界を形成することによりスパッタリング用のイ
オンガスが半導体基板の表面にあらゆる方向から入射す
るようにしたため、膜堆積時間の短縮を図りながらステ
ップカバレッジ効果の改善が図れ、かつ、垂直な側壁部
を再スパツタすることができる。
バイアススパッタリング法において半導体基板の表面に
平行な磁界を形成することによりスパッタリング用のイ
オンガスが半導体基板の表面にあらゆる方向から入射す
るようにしたため、膜堆積時間の短縮を図りながらステ
ップカバレッジ効果の改善が図れ、かつ、垂直な側壁部
を再スパツタすることができる。
第１図は本発明の一実施例を示す説明図。
第２図（ａ）、（ｂ）および第３図は本発明によって成
膜された半導体基板を示す説明図。 第４図（ａ）、（ｂ）および第５図は従来のバイアスス
パッタ法によって成膜された半導体基板を示す説明図。 符号の説明 １−・−・−アルミターゲット
膜された半導体基板を示す説明図。 第４図（ａ）、（ｂ）および第５図は従来のバイアスス
パッタ法によって成膜された半導体基板を示す説明図。 符号の説明 １−・−・−アルミターゲット
Claims (1)
- 【特許請求の範囲】 表面に段部を有する半導体基板上にスパッ タリング法で膜堆積する半導体製造装置において、 前記半導体基板上の表面と垂直な方向の電 界を形成する電界形成手段と、 前記半導体基板の表面に近接して配置され て前記表面と平行な方向の磁界を形成する磁界形成手段
を備えたことを特徴とする半導体製造装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17842886A JPS6334923A (ja) | 1986-07-29 | 1986-07-29 | 半導体製造装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17842886A JPS6334923A (ja) | 1986-07-29 | 1986-07-29 | 半導体製造装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6334923A true JPS6334923A (ja) | 1988-02-15 |
Family
ID=16048335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17842886A Pending JPS6334923A (ja) | 1986-07-29 | 1986-07-29 | 半導体製造装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6334923A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02102525A (ja) * | 1988-10-11 | 1990-04-16 | Nec Corp | 金属薄膜の付着方法 |
| KR100440468B1 (ko) * | 2001-12-21 | 2004-07-14 | 아남반도체 주식회사 | 반도체 소자 제조 방법 |
| KR100529646B1 (ko) * | 2001-12-21 | 2005-11-17 | 동부아남반도체 주식회사 | 반도체 소자 제조 방법 |
-
1986
- 1986-07-29 JP JP17842886A patent/JPS6334923A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02102525A (ja) * | 1988-10-11 | 1990-04-16 | Nec Corp | 金属薄膜の付着方法 |
| KR100440468B1 (ko) * | 2001-12-21 | 2004-07-14 | 아남반도체 주식회사 | 반도체 소자 제조 방법 |
| KR100529646B1 (ko) * | 2001-12-21 | 2005-11-17 | 동부아남반도체 주식회사 | 반도체 소자 제조 방법 |
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