JPS6335111B2 - - Google Patents
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- JPS6335111B2 JPS6335111B2 JP54096421A JP9642179A JPS6335111B2 JP S6335111 B2 JPS6335111 B2 JP S6335111B2 JP 54096421 A JP54096421 A JP 54096421A JP 9642179 A JP9642179 A JP 9642179A JP S6335111 B2 JPS6335111 B2 JP S6335111B2
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- JP
- Japan
- Prior art keywords
- region
- drain region
- type
- transistor
- floating gate
- Prior art date
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
- H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
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- H10D30/6715—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes characterised by the doping profiles, e.g. having lightly-doped source or drain extensions
- H10D30/6717—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes characterised by the doping profiles, e.g. having lightly-doped source or drain extensions the source and the drain regions being asymmetrical
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
- H10D30/684—Floating-gate IGFETs having only two programming levels programmed by hot carrier injection
- H10D30/686—Floating-gate IGFETs having only two programming levels programmed by hot carrier injection using hot carriers produced by avalanche breakdown of PN junctions, e.g. floating gate avalanche injection MOS [FAMOS]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
本発明は、ゲート絶縁膜中に電荷を捕獲し得る
フローテイング・ゲートが形成され、そこでの電
荷の有無によるゲート閾値電圧の変化を記憶機能
として利用する形式の半導体不揮発性記憶装置に
関する。
フローテイング・ゲートが形成され、そこでの電
荷の有無によるゲート閾値電圧の変化を記憶機能
として利用する形式の半導体不揮発性記憶装置に
関する。
一般に、半導体不揮発性記憶装置としては、大
別すると、ゲート絶縁膜中に電荷を蓄積する導体
層を有するもの即ちフローテイング・ゲート型、
異種絶縁膜界面などにトラツプが形成されること
を利用してこれをゲート絶縁膜とするもの例えば
MNOS型或いはMAOS型が知られている。これ
等はいずれもフローテイング・ゲートやトラツプ
へ電荷を注入して蓄積できるようにし、その蓄積
電荷の有無に依つてゲート閾値電圧が変化するこ
とを利用して記憶作用に結び付けているものであ
る。
別すると、ゲート絶縁膜中に電荷を蓄積する導体
層を有するもの即ちフローテイング・ゲート型、
異種絶縁膜界面などにトラツプが形成されること
を利用してこれをゲート絶縁膜とするもの例えば
MNOS型或いはMAOS型が知られている。これ
等はいずれもフローテイング・ゲートやトラツプ
へ電荷を注入して蓄積できるようにし、その蓄積
電荷の有無に依つてゲート閾値電圧が変化するこ
とを利用して記憶作用に結び付けているものであ
る。
この際の電荷の注入は、フローテイング・ゲー
ト型はアバランシエ・ブレイク・ダウンに依つて
ホツト・キヤリヤを注入するアバランシエ注入
で、また、MNOS型などではトンネル効果を利
用したトンネル注入でそれぞれ行なうようにして
いるものである。
ト型はアバランシエ・ブレイク・ダウンに依つて
ホツト・キヤリヤを注入するアバランシエ注入
で、また、MNOS型などではトンネル効果を利
用したトンネル注入でそれぞれ行なうようにして
いるものである。
ところで、これ等従来の装置は種々の欠点を持
つているが、その最大のものは、フローテイン
グ・ゲート或いはトラツプへ電荷を注入する所謂
書込み時に高い電圧を必要とし、しかもそれが極
性の異なる電圧である為、書込み用の特別な電源
を必要とすることである。
つているが、その最大のものは、フローテイン
グ・ゲート或いはトラツプへ電荷を注入する所謂
書込み時に高い電圧を必要とし、しかもそれが極
性の異なる電圧である為、書込み用の特別な電源
を必要とすることである。
このような欠点に対処する為には、例えば、フ
ローテイング・ゲート型では、ドレイン接合近傍
でのアバランシエ・ブレイク・ダウンが起り易い
ように、即ち、低電圧でそれが発生するようにで
きれば良いので、ドレイン領域との間でｐ・ｎ接
合を形成する部分の不純物濃度を高めることが行
なわれる。しかしながら、従来の装置では、書込
み及び消去の時と読出し時とに於いて動作するド
レイン回路は同一であるから、アバランシエ・ブ
レイク・ダウン電圧を低下させると読出し時にも
僅かながらホツト・キヤリヤが発生してフローテ
イング・ゲートに注入される為、ゲート閾値電圧
の変動を正確に検出することが困難となる惧れが
ある。従つて、充分な書込み及び消去電圧の低下
はなし得ない状態にある。また、MNOS型など
絶縁膜中のトラツプを利用するものでは、第２層
目の絶縁膜を薄くすることに依り書込み及び消去
電圧を低下させることが考えられている。しかし
ながら、そのようにすると、記憶保持特性の劣化
を生じ、そして、この型式のものに於いても読出
し時のキヤリヤ注入が発生する。従つて、この場
合も書込み及び消去電圧の充分な低下はなし得な
い。
ローテイング・ゲート型では、ドレイン接合近傍
でのアバランシエ・ブレイク・ダウンが起り易い
ように、即ち、低電圧でそれが発生するようにで
きれば良いので、ドレイン領域との間でｐ・ｎ接
合を形成する部分の不純物濃度を高めることが行
なわれる。しかしながら、従来の装置では、書込
み及び消去の時と読出し時とに於いて動作するド
レイン回路は同一であるから、アバランシエ・ブ
レイク・ダウン電圧を低下させると読出し時にも
僅かながらホツト・キヤリヤが発生してフローテ
イング・ゲートに注入される為、ゲート閾値電圧
の変動を正確に検出することが困難となる惧れが
ある。従つて、充分な書込み及び消去電圧の低下
はなし得ない状態にある。また、MNOS型など
絶縁膜中のトラツプを利用するものでは、第２層
目の絶縁膜を薄くすることに依り書込み及び消去
電圧を低下させることが考えられている。しかし
ながら、そのようにすると、記憶保持特性の劣化
を生じ、そして、この型式のものに於いても読出
し時のキヤリヤ注入が発生する。従つて、この場
合も書込み及び消去電圧の充分な低下はなし得な
い。
本発明は、フローテイング・ゲート型の半導体
不揮発性記憶装置に於いて、ドレイン接合でのア
バランシエ・ブレイク・ダウン電圧を低下させる
ようにしても、読出し時にホツト・キヤリヤが発
生しないようにし、従つて、書込み及び消去電圧
を大幅に低下させることができるようにするもの
であり、以下これを詳細に説明する。
不揮発性記憶装置に於いて、ドレイン接合でのア
バランシエ・ブレイク・ダウン電圧を低下させる
ようにしても、読出し時にホツト・キヤリヤが発
生しないようにし、従つて、書込み及び消去電圧
を大幅に低下させることができるようにするもの
であり、以下これを詳細に説明する。
第１図は本発明一実施例の要部側断面図であ
る。
る。
図に於いて、１は1015〜1016〔cm-3〕程度の不純
物濃度を有するｐ型シリコン半導体基板、２は不
純物濃度が例えば1020〔cm-3〕程度のn+型ソース
領域、３は不純物濃度が例えば1017〔cm-3〕程度
のn+型ドレイン領域、４はn+型ソース領域、５
はn+型ドレイン領域、６はp+型領域、７はフロ
ーテイング・ゲート、８はゲート電極、９は燐硅
酸ガラス（PSG）などの絶縁膜、１０は例えば
アルミニウムのソース電極・配線、１１はp+型
領域６とドレイン領域５とを結ぶ例えばアルミニ
ウムの配線、１２は例えばアルミニウムのソース
電極・配線、１３はメモリ・トランジスタの第１
層膜である熱窒化膜からなるゲート絶縁膜、１４
はスイツチング・トランジスタに於ける二酸化シ
リコンのゲート絶縁膜、１５は例えばアルミニウ
ムからなるゲート配線、１６は二酸化シリコンの
フイールド絶縁膜、QMはメモリ・トランジスタ、
QSはスイツチング・トランジスタをそれぞれ示
す。
物濃度を有するｐ型シリコン半導体基板、２は不
純物濃度が例えば1020〔cm-3〕程度のn+型ソース
領域、３は不純物濃度が例えば1017〔cm-3〕程度
のn+型ドレイン領域、４はn+型ソース領域、５
はn+型ドレイン領域、６はp+型領域、７はフロ
ーテイング・ゲート、８はゲート電極、９は燐硅
酸ガラス（PSG）などの絶縁膜、１０は例えば
アルミニウムのソース電極・配線、１１はp+型
領域６とドレイン領域５とを結ぶ例えばアルミニ
ウムの配線、１２は例えばアルミニウムのソース
電極・配線、１３はメモリ・トランジスタの第１
層膜である熱窒化膜からなるゲート絶縁膜、１４
はスイツチング・トランジスタに於ける二酸化シ
リコンのゲート絶縁膜、１５は例えばアルミニウ
ムからなるゲート配線、１６は二酸化シリコンの
フイールド絶縁膜、QMはメモリ・トランジスタ、
QSはスイツチング・トランジスタをそれぞれ示
す。
本実施例に於けるp+型領域６の不純物濃度は
基板１よりも高くすることが必要であり、例えば
1020〔cm-3〕程度に選ばれる。そして、これに依
りドレイン領域３とp+型領域６との間のｐ・ｎ
接合に於ける耐圧は５〔〕程度となる。また、
ゲート絶縁膜１３の厚さは50〜60〔Å〕である。
基板１よりも高くすることが必要であり、例えば
1020〔cm-3〕程度に選ばれる。そして、これに依
りドレイン領域３とp+型領域６との間のｐ・ｎ
接合に於ける耐圧は５〔〕程度となる。また、
ゲート絶縁膜１３の厚さは50〜60〔Å〕である。
第２図はドレイン領域３内に形成されたp+型
領域６の様子を説明する為の要部平面図である。
図から判るように、p+型領域６はドレイン領域
３に完全に囲まれ、ソース領域２と対向するｐ・
ｎ接合面はフローテイング・ゲート７の下或いは
端面に重なるようにしてある。
領域６の様子を説明する為の要部平面図である。
図から判るように、p+型領域６はドレイン領域
３に完全に囲まれ、ソース領域２と対向するｐ・
ｎ接合面はフローテイング・ゲート７の下或いは
端面に重なるようにしてある。
本実施例の動作は次の通りである。即ち、スイ
ツチング・トランジスタQSのソース領域４は常
に接地されていて、書込み及び消去の際は、トラ
ンジスタQSのゲート電極８に正電圧を印加して
導通させる。メモリ・トランジスタQMのドレイ
ン領域３には電圧が印加されるようになつている
為、トランジスタQSの導通に依つて、その電圧
はドレイン領域３とp+型領域６との間で形成さ
れるｐ・ｎ接合に印加されるようになる。ドレイ
ン領域３に印加する電圧を例えば５〔〕に上昇
させると前記ｐ・ｎ接合でアバランシエ・ブレイ
ク・ダウンを生じる。この時、トランジスタQM
のソース領域２を正電位に保つと、ソース領域２
と重なり容量を介して結合されているフローテイ
ング・ゲート７も正電位に保たれ、前記アバラン
シエ・ブレイク・ダウンで発生したホツト・エレ
クトロンがフローテイング・ゲート７に注入され
るものであり、従つて、トランジスタQMのチヤ
ネル領域はｐ型、即ちオフとなつて書込みが行な
われたことになる。また、トランジスタQMのソ
ース領域２を接地電位に保つと、同様にフローテ
イング・ゲート７も接地電位に近づく為、アバラ
ンシエ・ブレイク・ダウン領域からホツト・ホー
ルがフローテイング・ゲート７に注入され、トラ
ンジスタQMのチヤネル領域はｎ型に反転、即ち
オンとなり消去が行なわれる。さて、読出しの際
は、トランジスタQSのゲート電極８を接地電位
にしてオフとする。このようにすると、ドレイン
領域３に正電圧が印加されていても、その電圧は
ドレイン領域３とp+型領域６とで形成される
ｐ・ｎ接合には印加されず、アバランシエ・ブレ
イク・ダウンは発生しない。この時、トランジス
タQMのソース領域２を接地電位にすると、この
トランジスタQMのオン・オフがドレイン領域３
に印加された正電位に依つて読出されるものであ
る。
ツチング・トランジスタQSのソース領域４は常
に接地されていて、書込み及び消去の際は、トラ
ンジスタQSのゲート電極８に正電圧を印加して
導通させる。メモリ・トランジスタQMのドレイ
ン領域３には電圧が印加されるようになつている
為、トランジスタQSの導通に依つて、その電圧
はドレイン領域３とp+型領域６との間で形成さ
れるｐ・ｎ接合に印加されるようになる。ドレイ
ン領域３に印加する電圧を例えば５〔〕に上昇
させると前記ｐ・ｎ接合でアバランシエ・ブレイ
ク・ダウンを生じる。この時、トランジスタQM
のソース領域２を正電位に保つと、ソース領域２
と重なり容量を介して結合されているフローテイ
ング・ゲート７も正電位に保たれ、前記アバラン
シエ・ブレイク・ダウンで発生したホツト・エレ
クトロンがフローテイング・ゲート７に注入され
るものであり、従つて、トランジスタQMのチヤ
ネル領域はｐ型、即ちオフとなつて書込みが行な
われたことになる。また、トランジスタQMのソ
ース領域２を接地電位に保つと、同様にフローテ
イング・ゲート７も接地電位に近づく為、アバラ
ンシエ・ブレイク・ダウン領域からホツト・ホー
ルがフローテイング・ゲート７に注入され、トラ
ンジスタQMのチヤネル領域はｎ型に反転、即ち
オンとなり消去が行なわれる。さて、読出しの際
は、トランジスタQSのゲート電極８を接地電位
にしてオフとする。このようにすると、ドレイン
領域３に正電圧が印加されていても、その電圧は
ドレイン領域３とp+型領域６とで形成される
ｐ・ｎ接合には印加されず、アバランシエ・ブレ
イク・ダウンは発生しない。この時、トランジス
タQMのソース領域２を接地電位にすると、この
トランジスタQMのオン・オフがドレイン領域３
に印加された正電位に依つて読出されるものであ
る。
前記実施例では、メモリ・トランジスタQMの
ゲート絶縁膜として熱窒化膜を採用したが、これ
は他の種類の絶縁膜にすることができるのは勿論
であり、また、同じくメモリ・トランジスタQM
のコントロール・ゲートとしてソース電極１０を
用いているが、これは従来多用されているように
フローテイング・ゲート上に絶縁膜を介して形成
したコントロール・ゲートの形式にしても良く、
また、紫外線消去をする形式の場合には除去する
ことも可能であり、その他種々の改変を加えるこ
とができる。
ゲート絶縁膜として熱窒化膜を採用したが、これ
は他の種類の絶縁膜にすることができるのは勿論
であり、また、同じくメモリ・トランジスタQM
のコントロール・ゲートとしてソース電極１０を
用いているが、これは従来多用されているように
フローテイング・ゲート上に絶縁膜を介して形成
したコントロール・ゲートの形式にしても良く、
また、紫外線消去をする形式の場合には除去する
ことも可能であり、その他種々の改変を加えるこ
とができる。
第３図及び第４図は他の一実施例を説明する為
の要部側断面図及び要部平面図である。
の要部側断面図及び要部平面図である。
この実施例は所謂SOS型であつて、基板として
γ―Al2O3，α―Al2O3，スピネルなどの単結晶
絶縁基板１７を用いて形成したものであり、第１
図及び第２図に関して説明した部分と同部分を同
記号で指示してあり、その動作は全く同様であ
る。尚、１８，１９はチヤネル領域であるｐ型領
域である。
γ―Al2O3，α―Al2O3，スピネルなどの単結晶
絶縁基板１７を用いて形成したものであり、第１
図及び第２図に関して説明した部分と同部分を同
記号で指示してあり、その動作は全く同様であ
る。尚、１８，１９はチヤネル領域であるｐ型領
域である。
以上の説明で判るように、本発明に依れば、メ
モリ・トランジスタのドレイン領域に接してそれ
とは反対導電型の領域を形成し、その領域を接地
電位とフロートとに切換えることに依つてブレイ
ク・ダウン回路の形成及び切離しを行なつてい
る。従つて読出しの際にはブレイク・ダウン回路
が切離されていて、メモリ・トランジスタのドレ
イン領域とそれに接して形成された反対導電型領
域とで形成された接合の耐圧を充分に低下させて
も、読出し時に蓄積情報が悪影響を受けることは
ない。その為、従来のものに比較してアバランシ
エ・ブレイク・ダウン電圧を著しく低下させるこ
とが可能である。また、既説明実施例に見られる
ように、メモリ・トランジスタのソース電極を書
込み及び消去時のコントロール電極として使用す
る場合にはゲート絶縁膜（熱窒化膜）が極めて薄
い為、コントロール電極に印加する電圧は低電圧
で済むものである。このように、本発明の装置で
は、従来のものに比較して書込み及び消去電圧の
著しい低減が可能であつて、メモリ・セルは５
〔〕のみで動作し、集積化した場合であつても
７〔〕程度の集積回路標準電源のみを用いて書
込み、消去、読出しの全ての動作をさせることが
でき、何等特別な電源を必要とせず、また、消費
電力も僅少化できる。
モリ・トランジスタのドレイン領域に接してそれ
とは反対導電型の領域を形成し、その領域を接地
電位とフロートとに切換えることに依つてブレイ
ク・ダウン回路の形成及び切離しを行なつてい
る。従つて読出しの際にはブレイク・ダウン回路
が切離されていて、メモリ・トランジスタのドレ
イン領域とそれに接して形成された反対導電型領
域とで形成された接合の耐圧を充分に低下させて
も、読出し時に蓄積情報が悪影響を受けることは
ない。その為、従来のものに比較してアバランシ
エ・ブレイク・ダウン電圧を著しく低下させるこ
とが可能である。また、既説明実施例に見られる
ように、メモリ・トランジスタのソース電極を書
込み及び消去時のコントロール電極として使用す
る場合にはゲート絶縁膜（熱窒化膜）が極めて薄
い為、コントロール電極に印加する電圧は低電圧
で済むものである。このように、本発明の装置で
は、従来のものに比較して書込み及び消去電圧の
著しい低減が可能であつて、メモリ・セルは５
〔〕のみで動作し、集積化した場合であつても
７〔〕程度の集積回路標準電源のみを用いて書
込み、消去、読出しの全ての動作をさせることが
でき、何等特別な電源を必要とせず、また、消費
電力も僅少化できる。
第１図は本発明一実施例の要部側断面図、第２
図は第１図実施例の要部平面図、第３図は他の実
施例の要部側断面図、第４図は第３図実施例の要
部平面図である。 図に於いて、１は基板、２はソース領域、３は
ドレイン領域、４はソース領域、５はドレイン領
域、６はp+型領域、７はフローテイング・ゲー
ト、８はゲート電極、１０，１２はソース電極・
配線、１１は配線、１３，１４はゲート絶縁膜、
１５はゲート配線である。
図は第１図実施例の要部平面図、第３図は他の実
施例の要部側断面図、第４図は第３図実施例の要
部平面図である。 図に於いて、１は基板、２はソース領域、３は
ドレイン領域、４はソース領域、５はドレイン領
域、６はp+型領域、７はフローテイング・ゲー
ト、８はゲート電極、１０，１２はソース電極・
配線、１１は配線、１３，１４はゲート絶縁膜、
１５はゲート配線である。
Claims (1)
- １ チヤネル領域を介して対向するソース領域及
びドレイン領域、前記チヤネル領域上に絶縁膜を
介して形成されたフローテイング・ゲート、前記
ドレイン領域に接し且つ前記フローテイング・ゲ
ートの端部に近接して形成され前記ドレイン領域
とは反対導電型を有して前記ドレイン領域とｐ・
ｎ接合を形成する不純物導入領域を備えてなるメ
モリ・トランジスタと、前記メモリ・トランジス
タの書込み・消去時に前記ｐ・ｎ接合に対してア
バランシエ・ブレイク・ダウンを生起せしめる所
定電位を印加し、前記メモリ・トランジスタの読
出し時には前記所定電位を与えず、アバランシ
エ・ブレイク・ダウンを生起させないようにする
スイツチング手段とを具備してなることを特徴と
する半導体不揮発性記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9642179A JPS5621375A (en) | 1979-07-28 | 1979-07-28 | Semiconductor nonvolatile memory device |
| EP80302039A EP0021777B1 (en) | 1979-06-18 | 1980-06-17 | Semiconductor non-volatile memory device |
| DE8080302039T DE3065360D1 (en) | 1979-06-18 | 1980-06-17 | Semiconductor non-volatile memory device |
| CA000354232A CA1139880A (en) | 1979-06-18 | 1980-06-18 | Semiconductor non-volatile memory device |
| US06/526,219 US4491859A (en) | 1979-06-18 | 1983-08-25 | Semiconductor non-volatile memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9642179A JPS5621375A (en) | 1979-07-28 | 1979-07-28 | Semiconductor nonvolatile memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5621375A JPS5621375A (en) | 1981-02-27 |
| JPS6335111B2 true JPS6335111B2 (ja) | 1988-07-13 |
Family
ID=14164509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9642179A Granted JPS5621375A (en) | 1979-06-18 | 1979-07-28 | Semiconductor nonvolatile memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5621375A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0614843B2 (ja) * | 1988-08-26 | 1994-03-02 | キッコーマン株式会社 | 魚介類又は畜肉類エキスフレーバーの安定化法 |
| EP1178540B1 (en) * | 2000-07-31 | 2014-10-22 | Micron Technology, Inc. | Nonvolatile memory cell with high programming efficiency |
| US8320191B2 (en) | 2007-08-30 | 2012-11-27 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5626988B2 (ja) * | 1973-03-12 | 1981-06-22 |
-
1979
- 1979-07-28 JP JP9642179A patent/JPS5621375A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5621375A (en) | 1981-02-27 |
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