JPS633512A - Ｔｔｌバッファ回路 - Google Patents
Ｔｔｌバッファ回路Info
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- JPS633512A JPS633512A JP15033787A JP15033787A JPS633512A JP S633512 A JPS633512 A JP S633512A JP 15033787 A JP15033787 A JP 15033787A JP 15033787 A JP15033787 A JP 15033787A JP S633512 A JPS633512 A JP S633512A
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
- H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/088—Transistor-transistor logic
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- Logic Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は電子回路に関するものであって、更に詳細には
、高速て、且つ増加し且つ減少する入力信号の同一の電
圧スレッシュホールドでオン／才フのスイッチ動作を行
なうバッファ回路に関するものである。
、高速て、且つ増加し且つ減少する入力信号の同一の電
圧スレッシュホールドでオン／才フのスイッチ動作を行
なうバッファ回路に関するものである。
従来技術
論理回路は、回路入力端子に過剰のパワーか供給される
ことを回避し、回路出力信号パワ３−を増加させ、又は
雑音か入力されたり出力されたりし且つ回路の適切な動
作を干渉することを阻止する為に、通常、入力及び／又
は出力バッファを介して信号のやりとりを行なう。
ことを回避し、回路出力信号パワ３−を増加させ、又は
雑音か入力されたり出力されたりし且つ回路の適切な動
作を干渉することを阻止する為に、通常、入力及び／又
は出力バッファを介して信号のやりとりを行なう。
第１図に示した如き従来のトランジスタ・トランジスタ
・ロジック（ＴＴＬ）反転バッファ回路１０は、入力段
１３と、位相分割器段１５と、出力段１７とを有してい
る。
・ロジック（ＴＴＬ）反転バッファ回路１０は、入力段
１３と、位相分割器段１５と、出力段１７とを有してい
る。
入力端子１１に受は取られた交番高低電圧入力信号Ｉｉ
によって、入力段１３はリード１４上に位相分割器制御
信号を発生し、該信号は入力信号Ｉｉと同位相である。
によって、入力段１３はリード１４上に位相分割器制御
信号を発生し、該信号は入力信号Ｉｉと同位相である。
この位相分割器制御信号によって、位相分割器段１５は
ライン１８上に信号Ｉｉと同位相の電流シンク制御信号
を発生し、且つ、同時的に、ライン１６上に信号１１と
位相か反対の電流ソース制御信号を発生する。出力段１
７は、入力信号Ｉｉか低の場合には、ライン１６上て高
ソース制御信号を受は取り、該信号は電流ソーストラン
ジスタＱ４をターンオンさせて電流Ｉｏを出力端子１９
へ供給し、−方、入力信号Ｉｉか高の場合には、出力段
１７はライン１８上で高シンク制Ｗ＠号を受は取り、該
信号は電流シンクトランジスタＱ５をターンオンさせて
電流ＩＯを出力端子１９からシンクする。従って、出力
信号Ｉｏは入力信号Ｉｉとは位相か反対（即ち、反転）
である。
ライン１８上に信号Ｉｉと同位相の電流シンク制御信号
を発生し、且つ、同時的に、ライン１６上に信号１１と
位相か反対の電流ソース制御信号を発生する。出力段１
７は、入力信号Ｉｉか低の場合には、ライン１６上て高
ソース制御信号を受は取り、該信号は電流ソーストラン
ジスタＱ４をターンオンさせて電流Ｉｏを出力端子１９
へ供給し、−方、入力信号Ｉｉか高の場合には、出力段
１７はライン１８上で高シンク制Ｗ＠号を受は取り、該
信号は電流シンクトランジスタＱ５をターンオンさせて
電流ＩＯを出力端子１９からシンクする。従って、出力
信号Ｉｏは入力信号Ｉｉとは位相か反対（即ち、反転）
である。
リード１４上の位相分割器制御電圧が２Ｖｂｅのスレッ
シュホールドをクロスすると、入力信号Ｉｉと位相が反
対て出力段１７によって与えられる出力信号ＩＯはスイ
ッチ動作を行なう。何故ならば、リード１４の電圧が２
Ｖｂｅより下であると、ｌＶｂｅ電圧降下分低いリード
１８の電圧は電流シンクトランジスタＱ５をオフ状態に
維持するからである。リード１４の電圧か２Ｖｂｅより
低い間は、位相分割器トランジスタＱ３は抵抗Ｒ４を介
して殆んど又は全く電流を導通させることはなく、従っ
てトランジスタＱ３はリード１６上のソース制御電圧を
電流源トランジスタＱ４の高出力スレッシュホールト以
下に低下させることはなく、そのことはトランジスタＱ
４か端子１９へ電流を導通させることを回走とさせる。
シュホールドをクロスすると、入力信号Ｉｉと位相が反
対て出力段１７によって与えられる出力信号ＩＯはスイ
ッチ動作を行なう。何故ならば、リード１４の電圧が２
Ｖｂｅより下であると、ｌＶｂｅ電圧降下分低いリード
１８の電圧は電流シンクトランジスタＱ５をオフ状態に
維持するからである。リード１４の電圧か２Ｖｂｅより
低い間は、位相分割器トランジスタＱ３は抵抗Ｒ４を介
して殆んど又は全く電流を導通させることはなく、従っ
てトランジスタＱ３はリード１６上のソース制御電圧を
電流源トランジスタＱ４の高出力スレッシュホールト以
下に低下させることはなく、そのことはトランジスタＱ
４か端子１９へ電流を導通させることを回走とさせる。
逆に、ライン１４上の位相分割器制御電圧が２Ｖｂｅの
スレッシュホールドへ上昇すると、位相分割器トランジ
スタＱ３はリード１８上に高（ＩＶｂｅ）シンク制御信
号を供給し、該信号は電波シンクトランジスタＱ５をタ
ーンオンさせ、その際に端子１９から電流Ｉｏをシンク
し、−方抵抗Ｒ４を介してのトランジスタＱ３のコレク
タ電流はリード１６の電圧を低下させ且つ電流源トラン
ジスタＱ４をターンオフさせる。
スレッシュホールドへ上昇すると、位相分割器トランジ
スタＱ３はリード１８上に高（ＩＶｂｅ）シンク制御信
号を供給し、該信号は電波シンクトランジスタＱ５をタ
ーンオンさせ、その際に端子１９から電流Ｉｏをシンク
し、−方抵抗Ｒ４を介してのトランジスタＱ３のコレク
タ電流はリード１６の電圧を低下させ且つ電流源トラン
ジスタＱ４をターンオフさせる。
入力回路１３は、入力信号１１か２Ｖｂｅに等しいスレ
ッシュホールド電圧を越えるとリード１４上に高（２Ｖ
ｂ ｅ ）位相分割器制御信号を供給する。何故なら
ば、ノート１２の電圧は信号Ｉｉの電圧よりもｌ Ｖ
ｂ ｅ高く、且つトランジスタＱ１は信号Ｉｉか２Ｖｂ
ｅへ上昇する迄のみ導通し且つノート１２の電圧を３Ｖ
ｂｅへ上昇させ、その場合、トランジスタＱ２、Ｑ３、
Ｑ５は全て導通し且つノード１２の電圧がより高く上昇
することを防止する。入力信号Ｉｉの電圧か２Ｖｂｅを
越えると、トランジスタＱ１のベースリード１１とエミ
ッタリード１２との間の電圧降下を１Ｖｂｅ未満とさせ
、それにより入力トランジスタＱｌをターンオフさせる
。
ッシュホールド電圧を越えるとリード１４上に高（２Ｖ
ｂ ｅ ）位相分割器制御信号を供給する。何故なら
ば、ノート１２の電圧は信号Ｉｉの電圧よりもｌ Ｖ
ｂ ｅ高く、且つトランジスタＱ１は信号Ｉｉか２Ｖｂ
ｅへ上昇する迄のみ導通し且つノート１２の電圧を３Ｖ
ｂｅへ上昇させ、その場合、トランジスタＱ２、Ｑ３、
Ｑ５は全て導通し且つノード１２の電圧がより高く上昇
することを防止する。入力信号Ｉｉの電圧か２Ｖｂｅを
越えると、トランジスタＱ１のベースリード１１とエミ
ッタリード１２との間の電圧降下を１Ｖｂｅ未満とさせ
、それにより入力トランジスタＱｌをターンオフさせる
。
逆に、入力信号Ｉｉが２Ｖｂｅ以下に降下すると、トラ
ンジスタＱｌのベース・エミッタ接合は順方向バイアス
され、トランジスタＱｌがターンオンさせ、ノート１２
の電圧は３Ｖｂｅ以下に降下し、且つトランジスタＱ２
はターンオフし且つライン１４上に最早２Ｖｂｅの位相
分割器制御電圧を供給することはない。従って、リード
１４上の位相分割器制御電圧は２Ｖｂｅのスレッシュホ
ールドを越えてターミナル１１上の入力信号１１の電圧
に追従する。
ンジスタＱｌのベース・エミッタ接合は順方向バイアス
され、トランジスタＱｌがターンオンさせ、ノート１２
の電圧は３Ｖｂｅ以下に降下し、且つトランジスタＱ２
はターンオフし且つライン１４上に最早２Ｖｂｅの位相
分割器制御電圧を供給することはない。従って、リード
１４上の位相分割器制御電圧は２Ｖｂｅのスレッシュホ
ールドを越えてターミナル１１上の入力信号１１の電圧
に追従する。
入力信号Ｉｉか低電圧にスイッチすると、入力段１３は
位相分割器制御リード１４への電流をカットオフするが
、位相分割器トランジスタＱ３のベース容量は充電され
たままであり、且つトランジスタＱ３を完全にオフにス
イッチさせる為には放電されねばならない。トランジス
タＱ３を迅速にスイッチさせ、従って、出力トランジス
タＱ４及びＱ５か迅速にスイッチされ且つ出力信号Ｉ。
位相分割器制御リード１４への電流をカットオフするが
、位相分割器トランジスタＱ３のベース容量は充電され
たままであり、且つトランジスタＱ３を完全にオフにス
イッチさせる為には放電されねばならない。トランジス
タＱ３を迅速にスイッチさせ、従って、出力トランジス
タＱ４及びＱ５か迅速にスイッチされ且つ出力信号Ｉ。
の電圧レベルに急峻で明確な遷移（上昇）か発生される
ことか重要である。トランジスタＱ３のベースのそのユ
ミッタを介して比較的遅い放電は、リード１４から接地
へ接続されたブリード抵抗Ｒ３によって回路１０内にお
いて援助される。その抵抗値か低ければ低い程、抵抗Ｒ
３は位相分割器トランジスタＱ３のベースから一層多く
の電流を逸らせ、そのことは位相分割器トランジスタＱ
３のターンオフを高速化させるが、位相分割器トランジ
スタＱ３のターンオンを不所望に遅滞化させる。更に、
位相分割器入力リード１４へ供給される駆動電流は抵抗
Ｒ３を介して接地へ部分的にブリードされ、従って浪費
される。
ことか重要である。トランジスタＱ３のベースのそのユ
ミッタを介して比較的遅い放電は、リード１４から接地
へ接続されたブリード抵抗Ｒ３によって回路１０内にお
いて援助される。その抵抗値か低ければ低い程、抵抗Ｒ
３は位相分割器トランジスタＱ３のベースから一層多く
の電流を逸らせ、そのことは位相分割器トランジスタＱ
３のターンオフを高速化させるが、位相分割器トランジ
スタＱ３のターンオンを不所望に遅滞化させる。更に、
位相分割器入力リード１４へ供給される駆動電流は抵抗
Ｒ３を介して接地へ部分的にブリードされ、従って浪費
される。
第２図の従来技術回路２０において、ライン２４上の位
相分割器制御信号スイッチングスレッシュホールド電圧
は２ Ｖ ｂ ｅである。ショットキーダイオードＤ３
のアノードは位相分割器トランジスタＱ３のベースに接
続され且つそのカソードは入力端子２１に接続されてい
る。ダイオードＤ３は逆バイアスされ且つ端子２１上の
入力信号１ｉかリード２４上の電圧に等しい間は導通状
態とはならない。回路２０内の降下する入力信号■１用
のスイッチングスレッシュホールド電圧は２Ｖｂｅ−Ｖ
ｓｃｈである（尚、Ｖｓｃｈはショットキーダイオード
Ｄ３のスレッシュホールド電圧である。）。このスレッ
シュホールドにおいて、タイオードＤ３はターンオンし
且つ第１図の回路１０内のＲ３の如き抵抗よりも一層高
速で位相分割器トランジスタＱ３のベースから電流をブ
リードする。しかしながら、信号１ｉを２ＶｂｅＯ上か
ら下へスイッチングさせる場合、２Ｖｂｅから２ Ｖ
ｂ ｅ −Ｖ ｓ ｃ ｈへ下降する場合に「デッドハ
ンド」かあり、そのハンドにおいてリード２４は一定電
圧に充電したままであり、且つ位相分割器トランジスタ
Ｑ３のベースはフロートする。従って、回路２０は、等
しい入力信号Ｉｉ電圧スレッシュホールドにおいてスイ
ッチオン及びオフすることかない。等しくないスレッシ
ュホールド電圧は多くのバッファの適用に対し不満足な
ものであり、特に温度か変化する条件においてそうであ
り、そのことはスレッシュホールドレベル間の差に影響
を与えることかある。
相分割器制御信号スイッチングスレッシュホールド電圧
は２ Ｖ ｂ ｅである。ショットキーダイオードＤ３
のアノードは位相分割器トランジスタＱ３のベースに接
続され且つそのカソードは入力端子２１に接続されてい
る。ダイオードＤ３は逆バイアスされ且つ端子２１上の
入力信号１ｉかリード２４上の電圧に等しい間は導通状
態とはならない。回路２０内の降下する入力信号■１用
のスイッチングスレッシュホールド電圧は２Ｖｂｅ−Ｖ
ｓｃｈである（尚、Ｖｓｃｈはショットキーダイオード
Ｄ３のスレッシュホールド電圧である。）。このスレッ
シュホールドにおいて、タイオードＤ３はターンオンし
且つ第１図の回路１０内のＲ３の如き抵抗よりも一層高
速で位相分割器トランジスタＱ３のベースから電流をブ
リードする。しかしながら、信号１ｉを２ＶｂｅＯ上か
ら下へスイッチングさせる場合、２Ｖｂｅから２ Ｖ
ｂ ｅ −Ｖ ｓ ｃ ｈへ下降する場合に「デッドハ
ンド」かあり、そのハンドにおいてリード２４は一定電
圧に充電したままであり、且つ位相分割器トランジスタ
Ｑ３のベースはフロートする。従って、回路２０は、等
しい入力信号Ｉｉ電圧スレッシュホールドにおいてスイ
ッチオン及びオフすることかない。等しくないスレッシ
ュホールド電圧は多くのバッファの適用に対し不満足な
ものであり、特に温度か変化する条件においてそうであ
り、そのことはスレッシュホールドレベル間の差に影響
を与えることかある。
従って、等しいオン及びオフ用スレッシュホールド電圧
において迅速にスイッチ動作するＴＴＬバッファ回路に
対する必要性かある。
において迅速にスイッチ動作するＴＴＬバッファ回路に
対する必要性かある。
目 的
本発明は、以上の点に鑑みなされたものてあって、上述
した如き従来技術の欠点を解消し、オン及びオフ用のス
レッシュホールド電圧か等しく且つ迅速にスイッチ動作
を行なうことの可能なＴＴＬバッファ回路を提供するこ
とを目的とする。
した如き従来技術の欠点を解消し、オン及びオフ用のス
レッシュホールド電圧か等しく且つ迅速にスイッチ動作
を行なうことの可能なＴＴＬバッファ回路を提供するこ
とを目的とする。
構成
本発明は、位相分割器トランジスタ及びブリードトラン
ジスタを有しており、ブリードトランジスタのエミッタ
リード及びコレクタリードか接地と位相分割器トランジ
スタのベースとの間に接続されており且つそのベースリ
ードか抵抗を介して位相分割器トランジスタのベースに
接続されているバッファ回路を提供することによって、
上述した目的及びその他へ目的を達成することを可能と
している１位相分割器トランジスタをターンオンさせる
のに十分な電荷は又ブリードトランジスタをターンオン
させ、それは放電電流を接地へ導通させる。バッファ入
力信号電圧か位相分割器か上昇する信号によってターン
オンされるのと同一のスレッシュホールド以下に降下す
ると、位相分割器は迅速にターンオフされる。ブリード
トランジスタを介しての放電電流は、好適にはブリード
トランジスタのベースリードにおける抵抗によって、制
限され、位相分割器トランジスタを制御するのに十分な
ベース電流を残存させる。
ジスタを有しており、ブリードトランジスタのエミッタ
リード及びコレクタリードか接地と位相分割器トランジ
スタのベースとの間に接続されており且つそのベースリ
ードか抵抗を介して位相分割器トランジスタのベースに
接続されているバッファ回路を提供することによって、
上述した目的及びその他へ目的を達成することを可能と
している１位相分割器トランジスタをターンオンさせる
のに十分な電荷は又ブリードトランジスタをターンオン
させ、それは放電電流を接地へ導通させる。バッファ入
力信号電圧か位相分割器か上昇する信号によってターン
オンされるのと同一のスレッシュホールド以下に降下す
ると、位相分割器は迅速にターンオフされる。ブリード
トランジスタを介しての放電電流は、好適にはブリード
トランジスタのベースリードにおける抵抗によって、制
限され、位相分割器トランジスタを制御するのに十分な
ベース電流を残存させる。
実施例
以下、添付の図面を参考に、本発明の具体的実施の態様
に付いて詳細に説明する。
に付いて詳細に説明する。
本発明はＴＴＬバッファであり、その好適実施例は第３
図に回路３０として示しである。回路３０は、入力段１
３と、位相分割器段３５と、出力段１７とを有しており
、それは正電源Ｖ ｃ ｃと負電位Ｇｎｄとの間で動作
し、入力信号Ｉｉを受は取り且つ入力信号Ｉｉと位相が
反対の出力信号ＩＯを発生する。
図に回路３０として示しである。回路３０は、入力段１
３と、位相分割器段３５と、出力段１７とを有しており
、それは正電源Ｖ ｃ ｃと負電位Ｇｎｄとの間で動作
し、入力信号Ｉｉを受は取り且つ入力信号Ｉｉと位相が
反対の出力信号ＩＯを発生する。
第３図の回路３０の入力段１３及び出力段１７は、上述
した第１図の従来の回路１０の同一の番号を付した夫々
の段と同一の動作を行なう。入力段１３の代わりにその
他の入力回路を使用することも可能である。例えば、入
力リード３１が別のやり方で信号Ｉｉにおける範囲外の
電圧及び電流から保護されている場合には、抵抗Ｒ１及
び、トランジスタＱｌを省略することか可能であり、且
つ入力リード３１をトランジスタＱ２のベースへ直接的
に接続させることか可能である。
した第１図の従来の回路１０の同一の番号を付した夫々
の段と同一の動作を行なう。入力段１３の代わりにその
他の入力回路を使用することも可能である。例えば、入
力リード３１が別のやり方で信号Ｉｉにおける範囲外の
電圧及び電流から保護されている場合には、抵抗Ｒ１及
び、トランジスタＱｌを省略することか可能であり、且
つ入力リード３１をトランジスタＱ２のベースへ直接的
に接続させることか可能である。
本発明によれば、ブリードトランジスタＱ６か設けられ
ており、位相分割器トランジスタＱ３のベースから電荷
をブリードさせ、且つ該トランジスタＱ３のターンオフ
を簡単化させている。抵抗Ｒ６も位相分割器入力リード
３４とトランジスタＱ６のベースとの間に設けられてお
り、トランジスタＱ６のベースを充電する為の電流を供
給する。しかしながら、ブリードトランジスタＱ６は、
ノード３４が約ｌＶｂｅへ充電される迄は抵抗Ｒ６を介
して電流を引き出すことはなく、そのことはノード３４
の電圧か一層早（２Ｖｂｅへ上昇することを可能とし、
従って位相分割器トランジスタＱ３が従来の回路１０に
おけるよりも一層高速でターンオンすることを可能とし
ている。トランジスタＱ３のベースから逸らされる電流
を制御する為に、ブリードトランジスタＱ６はたんに小
さな電流を導通させるべきである。
ており、位相分割器トランジスタＱ３のベースから電荷
をブリードさせ、且つ該トランジスタＱ３のターンオフ
を簡単化させている。抵抗Ｒ６も位相分割器入力リード
３４とトランジスタＱ６のベースとの間に設けられてお
り、トランジスタＱ６のベースを充電する為の電流を供
給する。しかしながら、ブリードトランジスタＱ６は、
ノード３４が約ｌＶｂｅへ充電される迄は抵抗Ｒ６を介
して電流を引き出すことはなく、そのことはノード３４
の電圧か一層早（２Ｖｂｅへ上昇することを可能とし、
従って位相分割器トランジスタＱ３が従来の回路１０に
おけるよりも一層高速でターンオンすることを可能とし
ている。トランジスタＱ３のベースから逸らされる電流
を制御する為に、ブリードトランジスタＱ６はたんに小
さな電流を導通させるべきである。
トランジスタＱ２かターンオフすると、位相分割器トラ
ンジスタＱ３のベース内に残存する電荷が、トランジス
タＱ６のコレクタを介してリード３４から電荷をブリー
ドさせ且つトランジスタＱ６のエミッタから接地ヘブリ
ードさせ、その際に入力信号Ｉｉの電圧を２ Ｖ ｂ
ｅ以下に減少させる必要性はない（従来の回路２０ては
必要であった）。トランジスタＱ６のコレクタを介して
の位相分割器トランジスタＱ３のベースの放電電流は、
トランジスタＱ６のベータ値に等しいファクターたけ、
抵抗Ｒ６を介してのものよりも一層大きい。ブリードト
ランジスタＱ６は、そのベース上及びリード３４上の電
荷が、トランジスタＱ３のエミッタを介して及びトラン
ジスタＱ６のエミッタを介してリード３６へ、位相分割
器トランジスタＱ３のスレッシュホールドのすぐ下に放
電される迄、オン状態を維持する。
ンジスタＱ３のベース内に残存する電荷が、トランジス
タＱ６のコレクタを介してリード３４から電荷をブリー
ドさせ且つトランジスタＱ６のエミッタから接地ヘブリ
ードさせ、その際に入力信号Ｉｉの電圧を２ Ｖ ｂ
ｅ以下に減少させる必要性はない（従来の回路２０ては
必要であった）。トランジスタＱ６のコレクタを介して
の位相分割器トランジスタＱ３のベースの放電電流は、
トランジスタＱ６のベータ値に等しいファクターたけ、
抵抗Ｒ６を介してのものよりも一層大きい。ブリードト
ランジスタＱ６は、そのベース上及びリード３４上の電
荷が、トランジスタＱ３のエミッタを介して及びトラン
ジスタＱ６のエミッタを介してリード３６へ、位相分割
器トランジスタＱ３のスレッシュホールドのすぐ下に放
電される迄、オン状態を維持する。
ライン３４上の位相制御信号が高の間にトランジスタＱ
６はリード３４から電荷をブリードするが、従来技術（
第１図）におけるこの電流の浪費は、本発明の好適実施
例においては、ブリードトランジスタＱ６のエミッタを
シンク制御リード３６へ接続させることによって回避さ
れている。
６はリード３４から電荷をブリードするが、従来技術（
第１図）におけるこの電流の浪費は、本発明の好適実施
例においては、ブリードトランジスタＱ６のエミッタを
シンク制御リード３６へ接続させることによって回避さ
れている。
従来の回路２０と異なり、本発明の回路３０においては
、位相分割器トランジスタＱ３のベースか入力端子３１
への接続及び下降する入力信号Ｉｉを介して放電される
ことはないという特徴は、入力段において論理操作を行
なわせることを可能とする。第４図を参照すると、第３
図の入力段１３の代わりに、抵抗Ｒ２と位相分割器段御
リード３４との間に、夫々入力端子４１ａ、４１ｂ、４
１ｃ、４１ｄ等を持った多数入力段４３ａ、４３ｂ、４
３ｃ、４３ｄ等を接続させることか可能である。例えば
、夫々の制御信号入力端Ｃａ、Ｃｂ、Ｃｃ、Ｃｄの全て
をｖＣＣへ接続させて、多数入力回路４３によってワイ
アードＯＲゲートか形成される。入力信号Ｉｉａ、Ｉｉ
ｂ、Ｉｉｃ又はＩｉｄのいずれか１つ又はそれ以上のも
のか高であることは、対応する入力段４３が位相分割器
トランジスタＱ３をターンオンさせ、低出力信号■０を
発生させ、−方その他の低入力信号Ｉｉを持った入力回
路４３はリード３４及び位相分割器トランジスタＱ３の
ベースから電荷をブリードすることはない。
、位相分割器トランジスタＱ３のベースか入力端子３１
への接続及び下降する入力信号Ｉｉを介して放電される
ことはないという特徴は、入力段において論理操作を行
なわせることを可能とする。第４図を参照すると、第３
図の入力段１３の代わりに、抵抗Ｒ２と位相分割器段御
リード３４との間に、夫々入力端子４１ａ、４１ｂ、４
１ｃ、４１ｄ等を持った多数入力段４３ａ、４３ｂ、４
３ｃ、４３ｄ等を接続させることか可能である。例えば
、夫々の制御信号入力端Ｃａ、Ｃｂ、Ｃｃ、Ｃｄの全て
をｖＣＣへ接続させて、多数入力回路４３によってワイ
アードＯＲゲートか形成される。入力信号Ｉｉａ、Ｉｉ
ｂ、Ｉｉｃ又はＩｉｄのいずれか１つ又はそれ以上のも
のか高であることは、対応する入力段４３が位相分割器
トランジスタＱ３をターンオンさせ、低出力信号■０を
発生させ、−方その他の低入力信号Ｉｉを持った入力回
路４３はリード３４及び位相分割器トランジスタＱ３の
ベースから電荷をブリードすることはない。
別法として、回路４０は、別体リードＣａ、Ｃｂ、Ｃｃ
、Ｃｄを選択制御回路（不図示）に接続し且つ端子Ｉｉ
ａ、Ｉｉｂ、Ｉｉｃ、ｌｉｄ等における入力信号を選択
することによって、マルチプレクサとして使用すること
か可能である。
、Ｃｄを選択制御回路（不図示）に接続し且つ端子Ｉｉ
ａ、Ｉｉｂ、Ｉｉｃ、ｌｉｄ等における入力信号を選択
することによって、マルチプレクサとして使用すること
か可能である。
以上、本発明の具体的実施の態様に付いて詳細に説明し
たが、本発明はこれら具体例にのみ制御されるものては
なく、本発明の技術的範囲を逸脱することなしに種々の
変形か可能であることは勿論である。
たが、本発明はこれら具体例にのみ制御されるものては
なく、本発明の技術的範囲を逸脱することなしに種々の
変形か可能であることは勿論である。
第１図は比較的ゆっくりとオン及びオフにスイッチング
させる等しい入力信号スレッシュホールドを持った従来
のＴＴＬバッファ回路の概略図、第２図は第１図の回路
よりも高速てスッチするがスイッチオン用のスレッシュ
ホールドよりも低いスレッシュホールドＶｓｃｈてスイ
ッチオフする従来のＴＴＬバッファ回路の概略図、第３
図は第１図及び第２図の従来の回路よりも高速てスイッ
チし且つ等しいオン及びオフ用のスレッシュホールドを
持った本発明の好適実施例に基づいて構成されたＴＴＬ
バッファ回路の概略図、第４図は論理操作を行なう為に
バッファかどの様にして多数入力段を使用することか回
旋であるか示した本発明に基づ＜ＴＴＬバッファの別の
実施例の概略図、である。 （符号の説明） １３：入力段 １７：出力段３０：ＴＴＬ
バッファ回路 ３５：位相分割器段特許出願人 モノ
リシック メモリーズ、インコーホレイチット −１： ”１ ４□ ′ Ａ 代 理 人 小 橋 男
１、霜、−＼ ３〇− ゞＣＣで、。
させる等しい入力信号スレッシュホールドを持った従来
のＴＴＬバッファ回路の概略図、第２図は第１図の回路
よりも高速てスッチするがスイッチオン用のスレッシュ
ホールドよりも低いスレッシュホールドＶｓｃｈてスイ
ッチオフする従来のＴＴＬバッファ回路の概略図、第３
図は第１図及び第２図の従来の回路よりも高速てスイッ
チし且つ等しいオン及びオフ用のスレッシュホールドを
持った本発明の好適実施例に基づいて構成されたＴＴＬ
バッファ回路の概略図、第４図は論理操作を行なう為に
バッファかどの様にして多数入力段を使用することか回
旋であるか示した本発明に基づ＜ＴＴＬバッファの別の
実施例の概略図、である。 （符号の説明） １３：入力段 １７：出力段３０：ＴＴＬ
バッファ回路 ３５：位相分割器段特許出願人 モノ
リシック メモリーズ、インコーホレイチット −１： ”１ ４□ ′ Ａ 代 理 人 小 橋 男
１、霜、−＼ ３〇− ゞＣＣで、。
Claims (1)
- 【特許請求の範囲】 １、供給電圧と接地電圧との間で動作し且つ出力段は位
相分割器段によって制御され前記位相分割器段は入力段
によって供給される信号によって位相分割器制御リード
を介して制御されるタイプのＴＴＬバッファ回路におい
て、前記位相分割器段が、ベースを前記制御リードへ接
続した位相分割器トランジスタを有すると共にベースリ
ードを前記制御リードへ接続しコレクタ及びエミッタ電
流リードを持っており前記制御リードへ第１電流リード
を接続しており且つ接地へ第２電流リードを接続したブ
リードトランジスタを有していることを特徴とする回路
。 ２、特許請求の範囲第１項において、前記ブリードトラ
ンジスタのベースは第１抵抗を介して前記制御リードへ
接続されていることを特徴とする回路。 ３、特許請求の範囲第１項において、前記第２電流リー
ドは第２抵抗を介して接地接続されていることを特徴と
する回路。 ４、特許請求の範囲第１項において、前記第２電流リー
ドは前記ブリードトランジスタのエミッタリードであり
、前記エミッタリードは前記位相分割器トランジスタの
エミッタリードに直接接続されており、且つ前記両エミ
ッタリードは両方共接地接続されていることを特徴とす
る回路。 ５、特許請求の範囲第４項において、前記トランジスタ
はＮＰＮトランジスタであることを特徴とする回路。 ６、特許請求の範囲第５項において、前記位相分割器ト
ランジスタはショットキートランジスタであることを特
徴とする回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US87603786A | 1986-06-19 | 1986-06-19 | |
| US876037 | 1986-06-19 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS633512A true JPS633512A (ja) | 1988-01-08 |
Family
ID=25366852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15033787A Pending JPS633512A (ja) | 1986-06-19 | 1987-06-18 | Ｔｔｌバッファ回路 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0250007A3 (ja) |
| JP (1) | JPS633512A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010068896A (ja) * | 2008-09-17 | 2010-04-02 | Itachibori Mfg Co Ltd | 消火設備格納箱のフレーム取付構造 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01279633A (ja) * | 1988-05-02 | 1989-11-09 | Nec Corp | Ｅｃｌ−ｔｔｌレベル変換回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2114811A5 (ja) * | 1970-11-17 | 1972-06-30 | Honeywell Inf Systems Italia | |
| US3959665A (en) * | 1974-05-29 | 1976-05-25 | The United States Of America As Represented By The Secretary Of The Navy | Logic circuits with interfacing system |
| US4330723A (en) * | 1979-08-13 | 1982-05-18 | Fairchild Camera And Instrument Corporation | Transistor logic output device for diversion of Miller current |
-
1987
- 1987-03-06 EP EP87200416A patent/EP0250007A3/en not_active Withdrawn
- 1987-06-18 JP JP15033787A patent/JPS633512A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010068896A (ja) * | 2008-09-17 | 2010-04-02 | Itachibori Mfg Co Ltd | 消火設備格納箱のフレーム取付構造 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0250007A3 (en) | 1989-12-27 |
| EP0250007A2 (en) | 1987-12-23 |
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