JPH01279633A - Ｅｃｌ−ｔｔｌレベル変換回路 - Google Patents
Ｅｃｌ−ｔｔｌレベル変換回路Info
- Publication number
- JPH01279633A JPH01279633A JP63109665A JP10966588A JPH01279633A JP H01279633 A JPH01279633 A JP H01279633A JP 63109665 A JP63109665 A JP 63109665A JP 10966588 A JP10966588 A JP 10966588A JP H01279633 A JPH01279633 A JP H01279633A
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- Japan
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- transistor
- state
- collector
- ground potential
- ecl
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
- H03K19/01806—Interface arrangements
- H03K19/01812—Interface arrangements with at least one differential stage
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＥＣＬ−Ｔ′ｒＬレヘルレベ回路、特に、パッ
ケージ等の寄生抵抗成分により■。１．レベルが上昇す
ることを低減したＥＣＬ、−ＴＴＬレベル変換回路に関
する。
ケージ等の寄生抵抗成分により■。１．レベルが上昇す
ることを低減したＥＣＬ、−ＴＴＬレベル変換回路に関
する。
次に従来のＥ ＣＬ −、Ｔ Ｔ Ｌレベル変換回路に
ついて図面を参照して詳細に説明する。
ついて図面を参照して詳細に説明する。
第４図は従来のＥ ＣＬ−’Ｔ Ｔ Ｌレベル変換回路
の一例を示す回路図である。
の一例を示す回路図である。
第４図に示ずＥ ＣＬ −Ｔ Ｔ Ｌレベル変換回路は
、接地電位と負の電源間で動作するエミ・フタ結合型差
動増幅回路と、正の電源と接地電位間て動作するＴＴＬ
のトーテム・ボール型の出力回路を結合した構成を有す
る。
、接地電位と負の電源間で動作するエミ・フタ結合型差
動増幅回路と、正の電源と接地電位間て動作するＴＴＬ
のトーテム・ボール型の出力回路を結合した構成を有す
る。
トランジスタＱｌｌ、Ｑ１２と定電流源Ｉ。、によりエ
ミッタ結合型差動増幅回路が構成される。
ミッタ結合型差動増幅回路が構成される。
トランジスタＱｌｌのベースにＥＣＬレベルの信号を入
力し、トランジスタＱ １２のベースは基準電位ＶＲＥ
Ｆに接続される。
力し、トランジスタＱ １２のベースは基準電位ＶＲＥ
Ｆに接続される。
トランジスタＱｌｌのコレクタは、一端が正の電源ＶＣ
Ｃに接続された抵抗Ｒ１１の他端に接続され、オフ バ
ッファ（則の出力トランジスタＱ４のベースを駆動する
。
Ｃに接続された抵抗Ｒ１１の他端に接続され、オフ バ
ッファ（則の出力トランジスタＱ４のベースを駆動する
。
トランジスタＱ１．２のコレクタは、出力端子ＯＵ′Ｆ
と接地電位ＧＮＤ間に配置されたオンーバッファ側出力
トランシスタであるショットキー バリア タイオー１
〜（以下ＳＢＤという）付の１〜ランシスタＱ５のベー
スを駆動する。
と接地電位ＧＮＤ間に配置されたオンーバッファ側出力
トランシスタであるショットキー バリア タイオー１
〜（以下ＳＢＤという）付の１〜ランシスタＱ５のベー
スを駆動する。
次に、本回路の動作について説明する。
入力端子ＩＮに供給される信号カ月１］時には、トラン
ジスタＱｌｌはＯＮ状態、トランジスタＱ１２は○ＦＦ
状態となり、定電流ＩＣ９が抵抗Ｒ１１を流れることて
電位降下を生し、トランジスタＱ４とダイオードＤ］は
ＯＦＦ状態となる。
ジスタＱｌｌはＯＮ状態、トランジスタＱ１２は○ＦＦ
状態となり、定電流ＩＣ９が抵抗Ｒ１１を流れることて
電位降下を生し、トランジスタＱ４とダイオードＤ］は
ＯＦＦ状態となる。
加えてトランジスタＱ５のベース電位は上昇してＯＮ状
態にあり、Ｔ Ｔ ＬのＩ−０レベルが出力される。
態にあり、Ｔ Ｔ ＬのＩ−０レベルが出力される。
逆に、入力端子ＩＮに供給される信号かＬＯ時には、１
ヘランシスタＱ４とダイオードＤ１はＯＮ状態、トラン
ジスタＱ５はＯＦ Ｆ状態となり、ＴＴＬのＨＩレベル
が出力される。
ヘランシスタＱ４とダイオードＤ１はＯＮ状態、トラン
ジスタＱ５はＯＦ Ｆ状態となり、ＴＴＬのＨＩレベル
が出力される。
ここで各々素子は、上述した動作を満足するため、以下
の式を満足するよう常数設定される。
の式を満足するよう常数設定される。
１〜ランシスタＱ４．ダイオードＤ１がＯＦ Ｆ動作を
行なうためには（１）式を満足せねばならない。
行なうためには（１）式を満足せねばならない。
Ｖｃｃ−Ｒｌｉｌｃｓ−Ｖｏ＋、 ＜ Ｖｐ（Ｑ４
）＋Ｖｐ（ａｔ）＝＝・＝・（１）ｖｏＩ−；Ｌ、ｏレ
ベルのＴＴＬ、出力電圧■＋−（Ｑ４）：Ｑ４がＯＮ状
態にあるときのベース・エミッタ間電圧 ＶＰ（ＤＩ）； Ｄ ］がＯＮ状態にあるときの順方向
電圧 ｌ・ランジスタＱ５のベース電位は、ＶＣＣとＧＮＤ間
の抵抗Ｒ１２，Ｒ１，３のダイオードＤ１１゜Ｄ １．
２の直列接続によって発生した基準電圧を１〜ランジス
タＱ１３と抵抗Ｒ１，４により構成したエミッタホロア
回路にて出力したイ直である。
）＋Ｖｐ（ａｔ）＝＝・＝・（１）ｖｏＩ−；Ｌ、ｏレ
ベルのＴＴＬ、出力電圧■＋−（Ｑ４）：Ｑ４がＯＮ状
態にあるときのベース・エミッタ間電圧 ＶＰ（ＤＩ）； Ｄ ］がＯＮ状態にあるときの順方向
電圧 ｌ・ランジスタＱ５のベース電位は、ＶＣＣとＧＮＤ間
の抵抗Ｒ１２，Ｒ１，３のダイオードＤ１１゜Ｄ １．
２の直列接続によって発生した基準電圧を１〜ランジス
タＱ１３と抵抗Ｒ１，４により構成したエミッタホロア
回路にて出力したイ直である。
トランジスタＱ５がＯＦＦ動作を行なうためには（２）
式を満足しなければならない。
式を満足しなければならない。
Ｖｐ（ｏ＋＋）＋Ｖｒ（ＤＩ２）＋ （Ｖｃｃ−Ｖｐ（
ｏ＋＋）−Ｖｐ（ｏ＋ｚ） ｌ ・Ｒ１３／旧２＋Ｒ］
３−Ｖｐ（ｑ＋３＞−Ｒ１４・Ｔｃｓ ＜ Ｖｐ（
Ｑ５Ｌ＝＝（２）ＶＦ （Ｄｌｌ）、ＶＦ（１）＋２）
：ダイオードＤｌｌ、Ｄ１２の順方向電圧 ＶＦ（Ｑ５） ； Ｑ ５がＯＮ状態にあるときのベー
ス・エミッタ間電圧 ＶＦ（。１３）、定電流■。５が流れたときの１−ラン
ジスタＱ １３のベース エミッタ間電圧〔発明が解決
しようとする課題〕 上述した従来のＥ ＣＬ −Ｔ Ｔ Ｌレベル変換回路
は、ＴＴＬレベルのＬＯ倍信号出力するときに最大の電
流がＧＮＤに流入する回路構成のため、パッケージある
いはＧＮＤ電源配線等の寄生抵抗成分によりＧＮＤ電位
が上昇し、ＬＯレレベ出力電圧ＶＯＬの上昇を引き起す
という欠点がある。
ｏ＋＋）−Ｖｐ（ｏ＋ｚ） ｌ ・Ｒ１３／旧２＋Ｒ］
３−Ｖｐ（ｑ＋３＞−Ｒ１４・Ｔｃｓ ＜ Ｖｐ（
Ｑ５Ｌ＝＝（２）ＶＦ （Ｄｌｌ）、ＶＦ（１）＋２）
：ダイオードＤｌｌ、Ｄ１２の順方向電圧 ＶＦ（Ｑ５） ； Ｑ ５がＯＮ状態にあるときのベー
ス・エミッタ間電圧 ＶＦ（。１３）、定電流■。５が流れたときの１−ラン
ジスタＱ １３のベース エミッタ間電圧〔発明が解決
しようとする課題〕 上述した従来のＥ ＣＬ −Ｔ Ｔ Ｌレベル変換回路
は、ＴＴＬレベルのＬＯ倍信号出力するときに最大の電
流がＧＮＤに流入する回路構成のため、パッケージある
いはＧＮＤ電源配線等の寄生抵抗成分によりＧＮＤ電位
が上昇し、ＬＯレレベ出力電圧ＶＯＬの上昇を引き起す
という欠点がある。
特に、多ピンの集積回路の出力部に本レベル変換回路が
使用され、同時にＬＯ出力状態になった場合のＧ Ｎ
Ｉ）電源電位の上昇値はＴＴＬのＬＯレベルの出力規格
（例えば７４ＬＳＴＴＬではＶ。Ｌ＜ ０．４Ｖ（］ｏ
ｔ・４ｍ人）、 Ｖ ｏ＋、＜０．５Ｖ（ｌｏｔ、＝８
ｍＡ）ここに１ＯＬはＬ○出力時に出力端子より流入す
る電流値）を満足するためには無視することができない
という欠点があった。
使用され、同時にＬＯ出力状態になった場合のＧ Ｎ
Ｉ）電源電位の上昇値はＴＴＬのＬＯレベルの出力規格
（例えば７４ＬＳＴＴＬではＶ。Ｌ＜ ０．４Ｖ（］ｏ
ｔ・４ｍ人）、 Ｖ ｏ＋、＜０．５Ｖ（ｌｏｔ、＝８
ｍＡ）ここに１ＯＬはＬ○出力時に出力端子より流入す
る電流値）を満足するためには無視することができない
という欠点があった。
第１の発明のＥＣＬ−ＴＴＬレベル変換変換回路−
は、
〈八）接地電位線にコレクタが接続され、定電流源を介
して負の電源にエミッタが接続され、基準電圧源にベー
スが接続された第１の１−ランジスタ、 （Ｂ）第１の抵抗器を介して止の電源にコレクタが接続
され、前記第１の１〜ランジスタのエミッタにエミッタ
が共通接続され、ベースに入力信号が供給される第２の
１−ランジスタ、 （Ｃ）第２の抵抗器を介して前記圧の電源にコレクタが
接続され、第３の抵抗器を介して前記接地電位線にエミ
ッタが接続され、前記第１の１〜ランシスタのコレクタ
にベースが接続され、コレクタより第１の駆動１２号が
出力され、ベースより第２の駆動信号が出力される第３
のトランジスタ、 （Ｄ）前記接地電位線にエミッタが接続され、前記第１
の駆動信号にもとづいて動作する増幅手段の出力側にコ
レクタが接続され、前記第２の駆動信号がベースに供給
され、出力信号がコレクタより取出される第４のトラン
ジスタ、とを含んで構成される。
して負の電源にエミッタが接続され、基準電圧源にベー
スが接続された第１の１−ランジスタ、 （Ｂ）第１の抵抗器を介して止の電源にコレクタが接続
され、前記第１の１〜ランジスタのエミッタにエミッタ
が共通接続され、ベースに入力信号が供給される第２の
１−ランジスタ、 （Ｃ）第２の抵抗器を介して前記圧の電源にコレクタが
接続され、第３の抵抗器を介して前記接地電位線にエミ
ッタが接続され、前記第１の１〜ランシスタのコレクタ
にベースが接続され、コレクタより第１の駆動１２号が
出力され、ベースより第２の駆動信号が出力される第３
のトランジスタ、 （Ｄ）前記接地電位線にエミッタが接続され、前記第１
の駆動信号にもとづいて動作する増幅手段の出力側にコ
レクタが接続され、前記第２の駆動信号がベースに供給
され、出力信号がコレクタより取出される第４のトラン
ジスタ、とを含んで構成される。
第２の発明のＥ ＣＬ−Ｔ Ｔ Ｌレベル変換回路は、
第３と第４のトランジスタがショットキー・バリア ダ
イオ−１〜付のトランジスタであることを含んで構成さ
れる。
第３と第４のトランジスタがショットキー・バリア ダ
イオ−１〜付のトランジスタであることを含んで構成さ
れる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第］の実施例を示す回路図である。
第１図に示すＥ ＣＬ −ＴＴ Ｌレベル変換回路は、
（Ａ）接地電位ＧＮＤにコレクタが接続され、定電流源
ＩＣ８を介して負の電源ＶＢＣにエミッタが接続された
１〜ランスタＱ１、 （（１）抵抗器Ｒ１を介して正の電源ｖｃｃにコレクタ
が接続され、ｌ−ランシスタＱ１のエミッタにエミッタ
が共通接続されたトランジスタＱ２、（Ｃ）抵抗器Ｒ２
を介して正の電源ＶＣＣにコレクタか接続され、抵抗器
Ｒ３を介して接地電位ＧＮＤにエミッタが接続され、ト
ランジスタＱ１のコレクタにベースが接続されたＳＢＤ
付の１〜ランジスタＱ３、 （ロ）抵抗器■へ４を介して正の電源ＶＣＣにコレクタ
が接続され、トランジスタＱ３のコレクタにベースが接
続されたトランジスタＱ４、 （Ｅ）ダイオードＤ］を介してトランジスタＱ４のエミ
ッタにコレクタが接続され、１〜ランジスタＱ３のエミ
ッタにベースが接続され、接地電位ＧＮＤにエミッタが
接続されたＳ Ｂ ］）付のトランジスタＱ５、 とを含んで構成される。
ＩＣ８を介して負の電源ＶＢＣにエミッタが接続された
１〜ランスタＱ１、 （（１）抵抗器Ｒ１を介して正の電源ｖｃｃにコレクタ
が接続され、ｌ−ランシスタＱ１のエミッタにエミッタ
が共通接続されたトランジスタＱ２、（Ｃ）抵抗器Ｒ２
を介して正の電源ＶＣＣにコレクタか接続され、抵抗器
Ｒ３を介して接地電位ＧＮＤにエミッタが接続され、ト
ランジスタＱ１のコレクタにベースが接続されたＳＢＤ
付の１〜ランジスタＱ３、 （ロ）抵抗器■へ４を介して正の電源ＶＣＣにコレクタ
が接続され、トランジスタＱ３のコレクタにベースが接
続されたトランジスタＱ４、 （Ｅ）ダイオードＤ］を介してトランジスタＱ４のエミ
ッタにコレクタが接続され、１〜ランジスタＱ３のエミ
ッタにベースが接続され、接地電位ＧＮＤにエミッタが
接続されたＳ Ｂ ］）付のトランジスタＱ５、 とを含んで構成される。
次に、第１図に示すＥＣＬ−ＴＴＬレベル変換回路の動
作について説明する。
作について説明する。
ＥＣＬレベルの入力信号がＬＯ時にはトランジスタＱ１
はＯＮ状態７１〜ランジスタＱ２はＯＦＦ状態となるた
め、定電流■。５は接地電位ＧＮＤがら負の電源ＶＢＢ
に流れ、位相分割段のトランジスタＱ３はＯＮ状態とな
り電流が流れ、抵抗Ｒ２゜＝ ９− Ｒ３にそれぞれ生じた電位シフト量により、トランジス
タＱ４はＯＦＦ状態、トランジスタＱ５はＯＮ状態にな
る。
はＯＮ状態７１〜ランジスタＱ２はＯＦＦ状態となるた
め、定電流■。５は接地電位ＧＮＤがら負の電源ＶＢＢ
に流れ、位相分割段のトランジスタＱ３はＯＮ状態とな
り電流が流れ、抵抗Ｒ２゜＝ ９− Ｒ３にそれぞれ生じた電位シフト量により、トランジス
タＱ４はＯＦＦ状態、トランジスタＱ５はＯＮ状態にな
る。
逆に、ＥＣＬレベルの入力信号がＨＩ時にはトランジス
タＱ２．Ｑ４はＯＮ状態、トランジスタＱｌ、Ｑ５はＯ
ＦＦ状態となり、出力端子ＯＵＴから電流か接地電位Ｇ
ＮＤに流入せず、同時に接地電位ＧＮＤから定電流ＩＣ
５が負の電源ＶＥＲに流出することもない。
タＱ２．Ｑ４はＯＮ状態、トランジスタＱｌ、Ｑ５はＯ
ＦＦ状態となり、出力端子ＯＵＴから電流か接地電位Ｇ
ＮＤに流入せず、同時に接地電位ＧＮＤから定電流ＩＣ
５が負の電源ＶＥＲに流出することもない。
第２図を用いて第１図に示ずＥＣＬ−ＴＴＬレヘレベ換
回路がＬＯレベルのＴＴ＋−信号を出力する時の接地電
位ＧＮＤに流出入する電流状態について説明する。
回路がＬＯレベルのＴＴ＋−信号を出力する時の接地電
位ＧＮＤに流出入する電流状態について説明する。
接地電位ＧＮＤに流入する電流としては、トランジスタ
Ｑ５がＯＮ状態にあることから、出力端子電流１ｏＬと
１〜ランシスタＱ５のベース電流Ｉｎ（Ｑ５）、並びに
トランジスタＱ５をＯＮ状態にする電位シフトを抵抗Ｒ
３に生しさせている電流■１があげられる。
Ｑ５がＯＮ状態にあることから、出力端子電流１ｏＬと
１〜ランシスタＱ５のベース電流Ｉｎ（Ｑ５）、並びに
トランジスタＱ５をＯＮ状態にする電位シフトを抵抗Ｒ
３に生しさせている電流■１があげられる。
接地電位ＧＮＤから流出する電流としては、トランジス
タＱ１がＯＮ状態にあることから、定電流Ｉｃｓがあげ
られる。
タＱ１がＯＮ状態にあることから、定電流Ｉｃｓがあげ
られる。
よって、第１図に示ずＥ ＣＬ −Ｔ Ｔ Ｌレベル変
換回路１回路あたり接地電位ＧＮＤに生じる電位シフ１
一番△■は、Ｇ Ｎ Ｉ）電源系の寄生抵抗成分をγと
すると、（３〉式で表わすことができる。
換回路１回路あたり接地電位ＧＮＤに生じる電位シフ１
一番△■は、Ｇ Ｎ Ｉ）電源系の寄生抵抗成分をγと
すると、（３〉式で表わすことができる。
△Ｖ ・（ＩｃＯ＋Ｌａ（ｏ５）ｌｌ＋−１ｃｓＬ γ
−・−＝−（３）、：、： ｃ： Ｉ＋・Ｖｐ（ｏ５）
／Ｒ３第３図は本発明の第２の実施例を示す回路図であ
る。
−・−＝−（３）、：、： ｃ： Ｉ＋・Ｖｐ（ｏ５）
／Ｒ３第３図は本発明の第２の実施例を示す回路図であ
る。
第１の実施例との相違は、トランジスタＱコ。
Ｑ２のコレクタの接続先が交換されていることである。
そこで、第３図のＥ ＣＬ −’１’ Ｔ Ｌレベル変
換回路は、入力のＥＣＬ信号と逆相のＴＴＬ信号を出力
するインバータ回路を構成している。
換回路は、入力のＥＣＬ信号と逆相のＴＴＬ信号を出力
するインバータ回路を構成している。
しかし、本実施例においても、ＴＴＬレベルの出力信号
ＬＯ時において、トランジスタＱ５がＯＮ状態で出力端
子より負荷電流が接地電位ＧＮＤに流入している時には
、トランジスタＱ２が同じ＜ＯＮ状聾てあり、定電流■
。Ｓを接地電位ＧＮＤから負の電源ＶＥＥに流出させて
いるため、ＧＮＤ電源電流は減少し、寄生抵抗によるＧ
ＮＤレベルの上昇ずなわち”Ｉ’ ”Ｉ” ＬのＶ。Ｌ
出力レベルの上昇を低減している。
ＬＯ時において、トランジスタＱ５がＯＮ状態で出力端
子より負荷電流が接地電位ＧＮＤに流入している時には
、トランジスタＱ２が同じ＜ＯＮ状聾てあり、定電流■
。Ｓを接地電位ＧＮＤから負の電源ＶＥＥに流出させて
いるため、ＧＮＤ電源電流は減少し、寄生抵抗によるＧ
ＮＤレベルの上昇ずなわち”Ｉ’ ”Ｉ” ＬのＶ。Ｌ
出力レベルの上昇を低減している。
このように、本発明の）尤ＣＬ−′ｌ″ＴＬレベル変換
回路は、同相、逆相の［１う］路構成に関わらずＴＴｌ
−の■。１４出力レヘルの一ト昇を低減てきる。
回路は、同相、逆相の［１う］路構成に関わらずＴＴｌ
−の■。１４出力レヘルの一ト昇を低減てきる。
本発明のＥＣＬ −′丁］゛Ｌ、レベル変換回路は、Ｔ
ＴＬレベルの出力が＋＝０時において、出力端子より流
入する負荷電流の一部をＥ ＣＬの差動回路を通じて負
の電源に流出させることにより、ＧＮＤ電源電流を減少
させることができるのて、パッケージあるいはＧＮＤ電
源配線の寄生抵抗成分による電位上昇を低減し、ＶＯＬ
レベルの上昇を低減できるという効果がある。
ＴＬレベルの出力が＋＝０時において、出力端子より流
入する負荷電流の一部をＥ ＣＬの差動回路を通じて負
の電源に流出させることにより、ＧＮＤ電源電流を減少
させることができるのて、パッケージあるいはＧＮＤ電
源配線の寄生抵抗成分による電位上昇を低減し、ＶＯＬ
レベルの上昇を低減できるという効果がある。
第１図は本発明の第１の実施例を示す回路図、第２図は
第１図のＥＣＬ−ＴＴＬレベル変換回路の流出入電流関
係を示す回路図、第３図は本発明の第２の実施例を示す
回路図、第４図は従来の一例を示す回路図はである。 Ｑｌ、Ｑ２・・・・・トランジスタ、Ｑ３．Ｑ４・ ・
・ＳＢＴ付の１〜ランジスタ、Ｄｌ・・・・・ダイオー
ド、Ｒ１−Ｒ３・・・・・・抵抗器、■ｃｓ・・・・・
・定電流、ＶＣＣ・・・・・正の電源、ＶＢＢ・・・・
・・負の電源、Ｇ Ｎ Ｉ）・・・・・接地電位。 代理人 弁理士 内 原 晋
第１図のＥＣＬ−ＴＴＬレベル変換回路の流出入電流関
係を示す回路図、第３図は本発明の第２の実施例を示す
回路図、第４図は従来の一例を示す回路図はである。 Ｑｌ、Ｑ２・・・・・トランジスタ、Ｑ３．Ｑ４・ ・
・ＳＢＴ付の１〜ランジスタ、Ｄｌ・・・・・ダイオー
ド、Ｒ１−Ｒ３・・・・・・抵抗器、■ｃｓ・・・・・
・定電流、ＶＣＣ・・・・・正の電源、ＶＢＢ・・・・
・・負の電源、Ｇ Ｎ Ｉ）・・・・・接地電位。 代理人 弁理士 内 原 晋
Claims (2)
- （１） （Ａ）接地電位線にコレクタが接続され、定電流源を介
して負の電源にエミッタが接続され、基準電圧源にベー
スが接続された第１のトランジスタ、 （Ｂ）第１の抵抗器を介して正の電源にコレクタが接続
され、前記第１のトランジスタのエミッタにエミッタが
共通接続され、ベースに入力信号が供給される第２のト
ランジスタ、 （Ｃ）第２の抵抗器を介して前記正の電源にコレクタが
接続され、第３の抵抗器を介して前記接地電位線にエミ
ッタが接続され、前記第１のトランジスタのコレクタに
ベースが接続され、コレクタより第１の駆動信号が出力
され、ベースより第２の駆動信号が出力される第３のト
ランジスタ、 （Ｄ）前記接地電位線にエミッタが接続され、前記第１
の駆動信号にもとづいて動作する増幅手段の出力側にコ
レクタが接続され、前記第２の駆動信号がベースに供給
され、出力信号がコレクタより取出される第４のトラン
ジスタ、 とを含むことを特徴とするＥＣＬ−ＴＴＬレベル変換回
路。 - （２） 第３と第４のトランジスタがショットキー・バリア・ダ
イオード付のトランジスタである請求項（１）記載のＥ
ＣＬ−ＴＴＬレベル変換回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63109665A JPH01279633A (ja) | 1988-05-02 | 1988-05-02 | Ｅｃｌ−ｔｔｌレベル変換回路 |
| EP89107934A EP0340725A3 (en) | 1988-05-02 | 1989-05-02 | Ecl-ttl level converting circuit |
| US07/346,160 US5065051A (en) | 1988-05-02 | 1989-05-02 | Ecl-ttl level converting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63109665A JPH01279633A (ja) | 1988-05-02 | 1988-05-02 | Ｅｃｌ−ｔｔｌレベル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01279633A true JPH01279633A (ja) | 1989-11-09 |
Family
ID=14516061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63109665A Pending JPH01279633A (ja) | 1988-05-02 | 1988-05-02 | Ｅｃｌ−ｔｔｌレベル変換回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5065051A (ja) |
| EP (1) | EP0340725A3 (ja) |
| JP (1) | JPH01279633A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0666679B2 (ja) * | 1990-01-31 | 1994-08-24 | 株式会社東芝 | Ｅｃｌ論理回路 |
| US9054695B2 (en) * | 2013-10-01 | 2015-06-09 | Texas Instruments Incorporated | Technique to realize high voltage IO driver in a low voltage BiCMOS process |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6478020A (en) * | 1987-09-18 | 1989-03-23 | Fujitsu Ltd | Ecl/ttl level converting circuit |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59181724A (ja) * | 1983-03-31 | 1984-10-16 | Fujitsu Ltd | ゲ−トアレイｌｓｉ装置 |
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