JPS6336020B2 - - Google Patents
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- Publication number
- JPS6336020B2 JPS6336020B2 JP54111362A JP11136279A JPS6336020B2 JP S6336020 B2 JPS6336020 B2 JP S6336020B2 JP 54111362 A JP54111362 A JP 54111362A JP 11136279 A JP11136279 A JP 11136279A JP S6336020 B2 JPS6336020 B2 JP S6336020B2
- Authority
- JP
- Japan
- Prior art keywords
- storage device
- request
- access
- main memory
- transfer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Bus Control (AREA)
Description
【発明の詳細な説明】
本発明は、計算機システムにおける主記憶装置
と、バツクアツプ用の高速転送デバイス間の情報
転送制御方式に関し、更に詳しくいえば、要求に
応じて、情報転送の速度を制御できる情報転送制
御方式に関する。
と、バツクアツプ用の高速転送デバイス間の情報
転送制御方式に関し、更に詳しくいえば、要求に
応じて、情報転送の速度を制御できる情報転送制
御方式に関する。
仮想記憶方式を採用している計算機システムに
おいては、プログラムあるいはデータの情報は必
要に応じて、二次記憶装置から、主記憶に取込ま
れる。また、必要な情報を主記憶上に取込むため
の空きスペースを主記憶上に作成するために、現
在主記憶上にある情報を二次記憶装置に追出すこ
とも必要となる。
おいては、プログラムあるいはデータの情報は必
要に応じて、二次記憶装置から、主記憶に取込ま
れる。また、必要な情報を主記憶上に取込むため
の空きスペースを主記憶上に作成するために、現
在主記憶上にある情報を二次記憶装置に追出すこ
とも必要となる。
また、情報が必要になつた時点では、なるべく
速かに、その情報の主記憶への転送が行われる事
が望ましく、このために、あらかじめ、主記憶上
に、ある程度の空きスペースを常に確保してお
き、要求があつた時点で、直ちにそのスペースを
割当てられるようにする事が望ましい。このよう
な方式を採用した場合には、予備のスペースを作
成するために行う主記憶から二次記憶装置への情
報転送（これは一般的に非同期ページアウトと呼
ばれる）は必ずしも高速度で行われる必要はな
い。ただし、情報が必要になつた時点で、空きス
ペースがない場合には、直ちに二次記憶装置へ追
いだして空きスペースを作る必要があるので、高
速に転送する必要があることはもちろんである。
速かに、その情報の主記憶への転送が行われる事
が望ましく、このために、あらかじめ、主記憶上
に、ある程度の空きスペースを常に確保してお
き、要求があつた時点で、直ちにそのスペースを
割当てられるようにする事が望ましい。このよう
な方式を採用した場合には、予備のスペースを作
成するために行う主記憶から二次記憶装置への情
報転送（これは一般的に非同期ページアウトと呼
ばれる）は必ずしも高速度で行われる必要はな
い。ただし、情報が必要になつた時点で、空きス
ペースがない場合には、直ちに二次記憶装置へ追
いだして空きスペースを作る必要があるので、高
速に転送する必要があることはもちろんである。
また、タイムシユアリングシステムにおいて、
端末待ちが発生した場合においても、端末待ちを
起したジヨブの二次記憶への転送（これは一般的
に非同期スワツプアウトと呼ばれる）も主記憶に
余裕がある場合には、高速に行う必要はない。し
かしながら、主記憶装置に余裕がない場合には、
直ちに二次記憶装置にスワツプアウト（同期スワ
ツプアウト）する必要があるので、高速での転送
が必要である。すなわち主記憶装置に対しては、
二次記憶装置も含めた入出力装置群と中央処理装
置からアクセスが行なわれるが、二次記憶装置と
主記憶装置の間でのデータ転送は、高速を要する
場合には、主記憶に対して高い優先順位でアクセ
スする必要があるが、高速を要しない場合には、
低い優先順位でもさしつかえはない。すなわち主
記憶装置と二次記憶装置との間では、高速転送を
必要とする場合と、低速転送でもさしつかえない
場合とが存在する。
端末待ちが発生した場合においても、端末待ちを
起したジヨブの二次記憶への転送（これは一般的
に非同期スワツプアウトと呼ばれる）も主記憶に
余裕がある場合には、高速に行う必要はない。し
かしながら、主記憶装置に余裕がない場合には、
直ちに二次記憶装置にスワツプアウト（同期スワ
ツプアウト）する必要があるので、高速での転送
が必要である。すなわち主記憶装置に対しては、
二次記憶装置も含めた入出力装置群と中央処理装
置からアクセスが行なわれるが、二次記憶装置と
主記憶装置の間でのデータ転送は、高速を要する
場合には、主記憶に対して高い優先順位でアクセ
スする必要があるが、高速を要しない場合には、
低い優先順位でもさしつかえはない。すなわち主
記憶装置と二次記憶装置との間では、高速転送を
必要とする場合と、低速転送でもさしつかえない
場合とが存在する。
しかしながら、二次記憶装置として、通常の磁
気デイスクあるいは、磁気ドラムを使用している
場合、すなわち電気的信号によりブロツクを構成
する読み込み又は書き込みの単位データ量毎にア
クセスタイミングを厳密に制御することが困難な
デバイスを使用している場合には、これらと主記
憶の情報転送速度は、ドラム、あるいはデイスク
の機械的な回転速度により、決定されるために、
アクセス要求が受付けられるまでに待ち得る時間
の制限が厳しく、そのデバイス固有の転送速度を
確保しないと、情報が失われてしまう等の誤動作
（即ちデータオーバラン）が発生する。
気デイスクあるいは、磁気ドラムを使用している
場合、すなわち電気的信号によりブロツクを構成
する読み込み又は書き込みの単位データ量毎にア
クセスタイミングを厳密に制御することが困難な
デバイスを使用している場合には、これらと主記
憶の情報転送速度は、ドラム、あるいはデイスク
の機械的な回転速度により、決定されるために、
アクセス要求が受付けられるまでに待ち得る時間
の制限が厳しく、そのデバイス固有の転送速度を
確保しないと、情報が失われてしまう等の誤動作
（即ちデータオーバラン）が発生する。
このために、通常は、これらのデバイスからの
メモリアクセスに対しては、一般には、中央処理
装置（以下CPUと略す）よりも高い優先順位を
固定的に与えざるをえない。従つて、このような
方式では、緊急を要しない情報転送においても、
CPUからのアクセスが待たされ、結果的にCPU
の処理速度が低下することとなる。
メモリアクセスに対しては、一般には、中央処理
装置（以下CPUと略す）よりも高い優先順位を
固定的に与えざるをえない。従つて、このような
方式では、緊急を要しない情報転送においても、
CPUからのアクセスが待たされ、結果的にCPU
の処理速度が低下することとなる。
これに対して、バブルメモリ、あるいは、
CCDメモリあるいは通常の半導体メモリを用い
た半導体デイスクをバツクアツプ用のデバイスと
して使用する場合にはこれらのデバイス（以下
BORAM装置とよぶ）は転送速度あるいは回転
速度を電気的に制御できるという特徴があり、主
記憶が他の優先順位の高い要求によりアクセスさ
れ、このためにこのデバイスに対するアクセスが
遅らされても、アクセスが可能になるまで待つこ
とができ、情報が失われることはない。即ちデー
タオーバランが発生することがない。このため高
速を要しない転送に関しては、CPUよりも低い
優先順位を割当てることにより、CPUから主記
憶へのメモリアクセスを遅らせないようにでき
る。
CCDメモリあるいは通常の半導体メモリを用い
た半導体デイスクをバツクアツプ用のデバイスと
して使用する場合にはこれらのデバイス（以下
BORAM装置とよぶ）は転送速度あるいは回転
速度を電気的に制御できるという特徴があり、主
記憶が他の優先順位の高い要求によりアクセスさ
れ、このためにこのデバイスに対するアクセスが
遅らされても、アクセスが可能になるまで待つこ
とができ、情報が失われることはない。即ちデー
タオーバランが発生することがない。このため高
速を要しない転送に関しては、CPUよりも低い
優先順位を割当てることにより、CPUから主記
憶へのメモリアクセスを遅らせないようにでき
る。
本発明は、これらの電気的に転送速度を制御し
うるデバイスを二次記憶装置として用いる場合の
転送制御方式に関するもので、二次記憶装置から
主記憶へのアクセス要求線として、CPUよりも
高い優先順位をもつ要求線と、CPUよりも低い
優先順位をもつ要求線の少くとも二つのアクセス
要求線を用意し、CPUで指定された優先順位に
対応するアクセス要求線を介して主記憶にアクセ
ス要求を行うことにより、必要な転送速度による
転送を実現しようとするものであり、本発明によ
れば、緊急を要する情報転送要求に際しては、高
速に転送を行い、緊急を要しない場合にはCPU
よりも低い優先順位で主記憶をアクセスすること
により、CPUからの主記憶アクセスの遅れを少
なくすることができ、情報処理装置の処理速度を
向上することができる。
うるデバイスを二次記憶装置として用いる場合の
転送制御方式に関するもので、二次記憶装置から
主記憶へのアクセス要求線として、CPUよりも
高い優先順位をもつ要求線と、CPUよりも低い
優先順位をもつ要求線の少くとも二つのアクセス
要求線を用意し、CPUで指定された優先順位に
対応するアクセス要求線を介して主記憶にアクセ
ス要求を行うことにより、必要な転送速度による
転送を実現しようとするものであり、本発明によ
れば、緊急を要する情報転送要求に際しては、高
速に転送を行い、緊急を要しない場合にはCPU
よりも低い優先順位で主記憶をアクセスすること
により、CPUからの主記憶アクセスの遅れを少
なくすることができ、情報処理装置の処理速度を
向上することができる。
従つて、本発明の目的は、緊急を要する転送に
際しては、高い優先順位を、要しない転送に際し
ては、低い優先順位を与えることにより、CPU
からの主記憶へのアクセスの遅れを最小限に留め
た高性能の情報転送方式を提供することにある。
際しては、高い優先順位を、要しない転送に際し
ては、低い優先順位を与えることにより、CPU
からの主記憶へのアクセスの遅れを最小限に留め
た高性能の情報転送方式を提供することにある。
本発明の他の目的は情報処理装置の処理速度の
向上を計ることのできる情報転送方式を提供する
ことにある。
向上を計ることのできる情報転送方式を提供する
ことにある。
次に、本発明の第一の実施例の構成を図により
説明する。本実施例においては、主記憶装置１
は、８個のアクセス要求ポートP0〜P7をもつ。
P0は最も高い優先順位をもち、このポートには
磁気デイスクのような高速転送速度をもつＩ／0
デバイス６からのメモリアクセス要求が接続され
る。また、CPU３からのアクセス要求は、下位
から３番目のポートP5に接続されている。
説明する。本実施例においては、主記憶装置１
は、８個のアクセス要求ポートP0〜P7をもつ。
P0は最も高い優先順位をもち、このポートには
磁気デイスクのような高速転送速度をもつＩ／0
デバイス６からのメモリアクセス要求が接続され
る。また、CPU３からのアクセス要求は、下位
から３番目のポートP5に接続されている。
また、本実施例においては、BORAM装置２
は、優先順位の高い第１の要求線１１と、優先順
位の低い第２の要求線１２をもち、第１の要求線
１１は、主記憶装置１のポートP3に接続され、
第２の要求線１２はポートP7に接続されている。
は、優先順位の高い第１の要求線１１と、優先順
位の低い第２の要求線１２をもち、第１の要求線
１１は、主記憶装置１のポートP3に接続され、
第２の要求線１２はポートP7に接続されている。
また、主記憶装置１と他の装置２，３，６は、
アドレスバス４、データバス５、制御バス（図示
せず）を介して接続されており、また、各アクセ
ス要求ポートへのアクセスが受付けられた事を通
知するための受付信号線A0〜A7が、各P0〜P7に
対応する装置に接続されている。
アドレスバス４、データバス５、制御バス（図示
せず）を介して接続されており、また、各アクセ
ス要求ポートへのアクセスが受付けられた事を通
知するための受付信号線A0〜A7が、各P0〜P7に
対応する装置に接続されている。
主記憶装置１のP0〜P7のポートに印加された
アクセス要求は主記憶装置１の制御回路１５内の
優先順位決定回路に入力され、最も高い要求が選
択され、この要求を出したポートに対応する受付
信号線に、受付け信号を印加する。受付け信号を
受けたデバイスは、これにより、アドレスバス４
にアドレスを、アクセスの種類を制御バスに印加
し、アクセスが書込みの場合には、データをデー
タバスに印加する。読出しの場合にはデータバス
に印加されたデータを受取る。これらの制御は、
これらのデバイスの制御回路により行われる。
アクセス要求は主記憶装置１の制御回路１５内の
優先順位決定回路に入力され、最も高い要求が選
択され、この要求を出したポートに対応する受付
信号線に、受付け信号を印加する。受付け信号を
受けたデバイスは、これにより、アドレスバス４
にアドレスを、アクセスの種類を制御バスに印加
し、アクセスが書込みの場合には、データをデー
タバスに印加する。読出しの場合にはデータバス
に印加されたデータを受取る。これらの制御は、
これらのデバイスの制御回路により行われる。
BORAM装置２は、２本の要求線１１および
１２をもち、制御回路２１から発生したアクセス
要求１７はフリツプフロツプ１６が１の場合には
要求線１１に対して、アクセス要求信号が印加さ
れ、フリツプフロツプ１６が０の場合には、要求
線１２に対して印加される。フリツプフロツプ１
６は、高速な転送が要求された場合にCPUから
のセツト信号１８によりセツトされ、情報転送が
完了した時点で制御回路２１によりリセツトされ
る。
１２をもち、制御回路２１から発生したアクセス
要求１７はフリツプフロツプ１６が１の場合には
要求線１１に対して、アクセス要求信号が印加さ
れ、フリツプフロツプ１６が０の場合には、要求
線１２に対して印加される。フリツプフロツプ１
６は、高速な転送が要求された場合にCPUから
のセツト信号１８によりセツトされ、情報転送が
完了した時点で制御回路２１によりリセツトされ
る。
アクセス要求線１１に印加されたアクセス要求
信号は、主記憶装置１のポートP3に印加される
が、制御回路１５によりこれよりも高い優先順位
をもつポートP0，P1，P2にアクセス要求がない
場合にのみ受付けられ、受付信号線A3に受付信
号が印加される。この信号はオア回路２０を介し
て、BORAM装置２の制御回路２１に印加され、
アクセスが行われる。
信号は、主記憶装置１のポートP3に印加される
が、制御回路１５によりこれよりも高い優先順位
をもつポートP0，P1，P2にアクセス要求がない
場合にのみ受付けられ、受付信号線A3に受付信
号が印加される。この信号はオア回路２０を介し
て、BORAM装置２の制御回路２１に印加され、
アクセスが行われる。
同様に、アクセス要求線１２に信号が印加され
た場合には、この要求はポートP7に接続されて
いるので、他のどのポートにも要求がない場合に
のみ受付けられる。
た場合には、この要求はポートP7に接続されて
いるので、他のどのポートにも要求がない場合に
のみ受付けられる。
このように本実施例においては、中央処理装置
から高い優先順位を指定した場合には、高い優先
順位P3で、指定されない場合には、低い優先順
位P7で主記憶に対するアクセスが行われること
になる。
から高い優先順位を指定した場合には、高い優先
順位P3で、指定されない場合には、低い優先順
位P7で主記憶に対するアクセスが行われること
になる。
以上、本発明の実施例により説明したように、
本発明の主旨は、BORAM装置に、複数個のメ
モリアクセス要求線を設け、この要求線を、主記
憶装置の異なる優先順位のポートに接続し、
CPUにより、前記要求線を選択することにより、
CPUで指定された優先順位により、BORAM装
置と主記憶間の情報転送を可能にする手段を提供
することにあり、この主旨に反しない限り、いく
つかの変形が可能であることは明らかであろう。
本発明の主旨は、BORAM装置に、複数個のメ
モリアクセス要求線を設け、この要求線を、主記
憶装置の異なる優先順位のポートに接続し、
CPUにより、前記要求線を選択することにより、
CPUで指定された優先順位により、BORAM装
置と主記憶間の情報転送を可能にする手段を提供
することにあり、この主旨に反しない限り、いく
つかの変形が可能であることは明らかであろう。
たとえば、RORAM装置のアクセス要求線は
本実施例においては二本としており、また、
CPUからの指定は、BORAM装置上のフリツプ
フロツプをセツトすることにより行うとしている
が、要求線を３本以上にすることも可能であり、
また、CPUからの指定のしかたも直接要求線を
選択する信号線をBORAM装置に接続すること
も可能である。
本実施例においては二本としており、また、
CPUからの指定は、BORAM装置上のフリツプ
フロツプをセツトすることにより行うとしている
が、要求線を３本以上にすることも可能であり、
また、CPUからの指定のしかたも直接要求線を
選択する信号線をBORAM装置に接続すること
も可能である。
また、本実施例の説明においては、主記憶装置
１は、CPUあるいはデバイスからのアクセス要
求を受付けられるようになつた時点で、各ポート
に印加されているアクセス要求を優先順位選択回
路により選択し、アクセスに対応する受付信号線
に受付信号を印加するとともに、アクセスの動作
を開始するが、このときのCPUあるいはデバイ
スが受付要求を受取つてからの、アドレス、書込
あるいは読出し信号、データの送受に関する動作
の詳細、あるいは主記憶装置の制御回路１５ある
いはデバイスの制御回路２１の実現法等について
は、本発明の主旨とは直接関係がなく、また、従
来の技術により容易に実現できるので説明を省い
てある。
１は、CPUあるいはデバイスからのアクセス要
求を受付けられるようになつた時点で、各ポート
に印加されているアクセス要求を優先順位選択回
路により選択し、アクセスに対応する受付信号線
に受付信号を印加するとともに、アクセスの動作
を開始するが、このときのCPUあるいはデバイ
スが受付要求を受取つてからの、アドレス、書込
あるいは読出し信号、データの送受に関する動作
の詳細、あるいは主記憶装置の制御回路１５ある
いはデバイスの制御回路２１の実現法等について
は、本発明の主旨とは直接関係がなく、また、従
来の技術により容易に実現できるので説明を省い
てある。
図は、本発明の情報転送方式の一実施例を示す
ブロツク図である。 図において１は、主記憶装置、２はBORAM
装置、３は中央処理装置、４はアドレスバス、５
はデータバス、６は他のＩ／ｏデバイスを示す。
ブロツク図である。 図において１は、主記憶装置、２はBORAM
装置、３は中央処理装置、４はアドレスバス、５
はデータバス、６は他のＩ／ｏデバイスを示す。
Claims (1)
- １ 少なくとも一台の二次記憶装置と、中央処理
装置および主記憶装置とを含む情報処理システム
において、前記二次記憶装置は、中央処理装置よ
りも高い優先順位をもつ主記憶アクセス要求線
と、中央処理装置よりも低い優先順位をもつ主記
憶アクセス要求線の少なくとも２つの主記憶要求
線をもつとともに、中央処理装置からの指定によ
り前記主記憶要求線の１つを選択する手段とを有
し、主記憶装置と二次記憶装置との間の情報の転
送を、中央処理装置からの指示により中央処理装
置より高い優先順位、低い優先順位のいずれでも
行なえるようにしたことを特徴とする情報転送方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11136279A JPS5636727A (en) | 1979-08-31 | 1979-08-31 | Information transfer system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11136279A JPS5636727A (en) | 1979-08-31 | 1979-08-31 | Information transfer system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5636727A JPS5636727A (en) | 1981-04-10 |
| JPS6336020B2 true JPS6336020B2 (ja) | 1988-07-18 |
Family
ID=14559264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11136279A Granted JPS5636727A (en) | 1979-08-31 | 1979-08-31 | Information transfer system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5636727A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5088053A (en) * | 1987-11-16 | 1992-02-11 | Intel Corporation | Memory controller as for a video signal processor |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5414133A (en) * | 1977-07-05 | 1979-02-02 | Mitsubishi Electric Corp | Control system for input and output channel |
-
1979
- 1979-08-31 JP JP11136279A patent/JPS5636727A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5636727A (en) | 1981-04-10 |
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