JPS6336432A - 浮動小数点演算装置 - Google Patents
浮動小数点演算装置Info
- Publication number
- JPS6336432A JPS6336432A JP18103786A JP18103786A JPS6336432A JP S6336432 A JPS6336432 A JP S6336432A JP 18103786 A JP18103786 A JP 18103786A JP 18103786 A JP18103786 A JP 18103786A JP S6336432 A JPS6336432 A JP S6336432A
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- Japan
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- register
- output
- latched
- floating point
- instructions
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、浮動小数点演算装置に関する。
従来の技術
従来の浮動小数点加減算装置のプ胃ツク構成を第２図に
示す。図において、１．２は浮動小数点データの仮数部
をラッチするためのレジスタ、３．４はレジスタ１．２
の出力の桁合わせを行なうための桁合わせシック、５．
６は桁合わせシフタ３゜４の出力をランチするレジスタ
、７はレジスタ５．６の出力の加減算を行なう加減算器
、８は加減算器７の出力をランチするレジスタ、９はレ
ジスタ８の出力の事後正規化を行なうための正規化シフ
タ、ｌＯは正規化シフタ９の出力をラッチするレジスタ
、１１，１２ｆｔそれぞれレジスタ１，２にラッチする
浮動小数点データの仮数部に対応する指数部をランチす
るレジスタ、１３はレジスタ１１ 、１２にランチされ
た指数部の内、犬なる方の指数部を選択しラッチするレ
ジスタ、１４はレジスタ１３の出力をラッチするレジス
タ、１５はレジスタ１１ 、１２にラッチされた指数部
の内容により桁合わせシフタ３．４のシフト量を算出す
るデコーダ、１６はレジスタ８の内容により正規化シフ
タ９のシフト量を算出するデコーダ、１７Ｆｉレジスタ
１４の内容からデコーダ１６の出力を減算し、演算結果
の指数部を算出する指数部減算器、１８は指数部減算器
１７の出力をラッチするレジスタをそれぞれ示す。
示す。図において、１．２は浮動小数点データの仮数部
をラッチするためのレジスタ、３．４はレジスタ１．２
の出力の桁合わせを行なうための桁合わせシック、５．
６は桁合わせシフタ３゜４の出力をランチするレジスタ
、７はレジスタ５．６の出力の加減算を行なう加減算器
、８は加減算器７の出力をランチするレジスタ、９はレ
ジスタ８の出力の事後正規化を行なうための正規化シフ
タ、ｌＯは正規化シフタ９の出力をラッチするレジスタ
、１１，１２ｆｔそれぞれレジスタ１，２にラッチする
浮動小数点データの仮数部に対応する指数部をランチす
るレジスタ、１３はレジスタ１１ 、１２にランチされ
た指数部の内、犬なる方の指数部を選択しラッチするレ
ジスタ、１４はレジスタ１３の出力をラッチするレジス
タ、１５はレジスタ１１ 、１２にラッチされた指数部
の内容により桁合わせシフタ３．４のシフト量を算出す
るデコーダ、１６はレジスタ８の内容により正規化シフ
タ９のシフト量を算出するデコーダ、１７Ｆｉレジスタ
１４の内容からデコーダ１６の出力を減算し、演算結果
の指数部を算出する指数部減算器、１８は指数部減算器
１７の出力をラッチするレジスタをそれぞれ示す。
ここで、浮動小数点加減算装置に起動がかかると、指定
された２個のオペランドの仮数部及び指敷部がレジスタ
１％ ２及びレジスタ１１．１２にセントされ、デコ
ーダ１５の出力により桁合わせシ７り３．４を制御し、
その桁合わせされた仮数部をレジスタ５．６に、又レジ
スタ１Ｌ１２にラッチされた指数部の内、大なる方をレ
ジスタ１３にラッチする。次に加減算器７により桁合わ
せされた両仮敷部が演算され、その結果をレジスタ８に
、又レジスタ１３の内容をレジスタ１４にラッチする。
された２個のオペランドの仮数部及び指敷部がレジスタ
１％ ２及びレジスタ１１．１２にセントされ、デコ
ーダ１５の出力により桁合わせシ７り３．４を制御し、
その桁合わせされた仮数部をレジスタ５．６に、又レジ
スタ１Ｌ１２にラッチされた指数部の内、大なる方をレ
ジスタ１３にラッチする。次に加減算器７により桁合わ
せされた両仮敷部が演算され、その結果をレジスタ８に
、又レジスタ１３の内容をレジスタ１４にラッチする。
デコーダ１６の出力により正規化シフタ９のシフト量を
制御し、その正規化された仮数部をレジスタ１０に、又
指数部減算器１７により算出された指数部をレジスタ１
８にそれぞれランチし、レジスタｉｏ、ｉｓの出力を次
ステージへと送シ出す。
制御し、その正規化された仮数部をレジスタ１０に、又
指数部減算器１７により算出された指数部をレジスタ１
８にそれぞれランチし、レジスタｉｏ、ｉｓの出力を次
ステージへと送シ出す。
発明が解決しようとする問題点
しかしながら、上述した従来の浮動小数点加減算装置に
おいて、浮動小数点加減算命令が連続し、後続命令が先
行命令の結果を使用する時には、レジスタ１０，１８の
出力を次ステージに送シ出すと共にレジスタ１、ｌｉる
いは２．１２にラッチすることによシ実行ステップ数を
減少させていた。
おいて、浮動小数点加減算命令が連続し、後続命令が先
行命令の結果を使用する時には、レジスタ１０，１８の
出力を次ステージに送シ出すと共にレジスタ１、ｌｉる
いは２．１２にラッチすることによシ実行ステップ数を
減少させていた。
本発明は従来の上記実情に鑑みてなされたものであシ、
従って本発明の目的は、浮動小数点演算命令が連続し、
先行命令の結果を後続命令か使用する場合において高性
能を得ることを可能とした新規な浮動小数点演算装置を
提供することにおる。
従って本発明の目的は、浮動小数点演算命令が連続し、
先行命令の結果を後続命令か使用する場合において高性
能を得ることを可能とした新規な浮動小数点演算装置を
提供することにおる。
問題点を解決するための手段
上記目的を達成する為に、本発明に係る浮動小数点演算
装置は、浮動ｌＪＳ数点データの拳前桁合わせを行なう
桁合わせ手段と、前記桁合わせ手段の出力の演算を行な
う演算手段と、前記演算手段の出力を事後正規化する正
規化手段に加え、前記正規化手段に事前桁合わせ機能を
追加し、前記正規化手段の出力を前記演算手段に入力す
る手段を備えて構成される。
装置は、浮動ｌＪＳ数点データの拳前桁合わせを行なう
桁合わせ手段と、前記桁合わせ手段の出力の演算を行な
う演算手段と、前記演算手段の出力を事後正規化する正
規化手段に加え、前記正規化手段に事前桁合わせ機能を
追加し、前記正規化手段の出力を前記演算手段に入力す
る手段を備えて構成される。
実施例
次に、本発明をその好ましい一実施例について図面を参
照して具体的に説明する。Ｍ１図は本発明の一実施例を
示すブロック構成図である。
照して具体的に説明する。Ｍ１図は本発明の一実施例を
示すブロック構成図である。
第１図において、本発明が従来技術と異なる点は、レジ
スタ１０．１８の出力をレジスタ５．１３又はレジスタ
６．１３にラッチする手段を設けた点である。又、１９
はレジスタ１１あるいはレジスタ１２の出力及び指数部
減算器１７の出力より事前桁合わせ量を算出するデコー
ダ、２０はデコーダ１９の出力をラッチし、桁合わせシ
フタ３．４による桁合わせ量として送り出すレジスタで
ある。
スタ１０．１８の出力をレジスタ５．１３又はレジスタ
６．１３にラッチする手段を設けた点である。又、１９
はレジスタ１１あるいはレジスタ１２の出力及び指数部
減算器１７の出力より事前桁合わせ量を算出するデコー
ダ、２０はデコーダ１９の出力をラッチし、桁合わせシ
フタ３．４による桁合わせ量として送り出すレジスタで
ある。
ここで、浮動小数点加減算命令が連続し、後続命令が先
行命令の結果を使用する場合ＫＨ１先行命令の結果の指
数部、すなわち指数部減算器１７の出力と先行命令の結
果と演算すべき後続命令のオペランドの指数部すなわち
レジスタ１１又はレジスタ１２の出力によシ桁合わせ量
をデコーダ１９によシ算出する。先行命令の結果を桁合
わせする必要があれば、デコーダ１６．１９の出力をシ
フト量として正規化シフタ９により正規化動作に加え、
桁合わせ動作を行ない、その結果をレジスタＩＯＫラン
チすると共にレジスタ５又はレジスタ６にランチし、他
方のオペランドは桁合わせされずレジスタｌ又はレジス
タ２よりレジスタ５又はレジスタ６にラッチされ、その
指数部がレジスタ１３にラッチされる。又、先行命令の
結果と演算すべき後続命令のオペランドを桁合わせする
必要がおる場合には、先行命令の結果の仮数部は正規化
シフタ９により正規化動作が行なわれ、その結果をレジ
スタｌＯに、指数部は指数部減算器１７の出力がレジス
タ１８にランチされ、更に仮数部はレジスタｌＯからレ
ジスタ５又はレジスタ６に、指数部はレジスタ１８から
レジスタ１３にラッチされる。このとき、デコーダ１９
の出力はレジス４１２０にラッチされ、桁合わせシフタ
のシフタ量を制御し、他方のオペランドが桁合わせされ
てレジスタｌ又はレジスタ２よシレジスタ５又はレジス
タ６へとランチされる。このようにレジスタ５．６．１
３にオペランドがラッチされた状態で次の加減算動作へ
と進んでいく。
行命令の結果を使用する場合ＫＨ１先行命令の結果の指
数部、すなわち指数部減算器１７の出力と先行命令の結
果と演算すべき後続命令のオペランドの指数部すなわち
レジスタ１１又はレジスタ１２の出力によシ桁合わせ量
をデコーダ１９によシ算出する。先行命令の結果を桁合
わせする必要があれば、デコーダ１６．１９の出力をシ
フト量として正規化シフタ９により正規化動作に加え、
桁合わせ動作を行ない、その結果をレジスタＩＯＫラン
チすると共にレジスタ５又はレジスタ６にランチし、他
方のオペランドは桁合わせされずレジスタｌ又はレジス
タ２よりレジスタ５又はレジスタ６にラッチされ、その
指数部がレジスタ１３にラッチされる。又、先行命令の
結果と演算すべき後続命令のオペランドを桁合わせする
必要がおる場合には、先行命令の結果の仮数部は正規化
シフタ９により正規化動作が行なわれ、その結果をレジ
スタｌＯに、指数部は指数部減算器１７の出力がレジス
タ１８にランチされ、更に仮数部はレジスタｌＯからレ
ジスタ５又はレジスタ６に、指数部はレジスタ１８から
レジスタ１３にラッチされる。このとき、デコーダ１９
の出力はレジス４１２０にラッチされ、桁合わせシフタ
のシフタ量を制御し、他方のオペランドが桁合わせされ
てレジスタｌ又はレジスタ２よシレジスタ５又はレジス
タ６へとランチされる。このようにレジスタ５．６．１
３にオペランドがラッチされた状態で次の加減算動作へ
と進んでいく。
発明の詳細
な説明したように、本発明によれば、正規化手段に事前
桁合わせ機能を追加し、その出力を演算手段に入力する
ことによシ、浮動小数点演算命令が連続し、先行命令の
結果を後続命令が使用する場合において性能が改善され
るという効果が得られる。
桁合わせ機能を追加し、その出力を演算手段に入力する
ことによシ、浮動小数点演算命令が連続し、先行命令の
結果を後続命令が使用する場合において性能が改善され
るという効果が得られる。
第１図は本発明の一実施例を示すブロック構成図、第２
図は従来技術の一例を示すブロック図でおる。 １．２・・・オペランドの仮数部をラッチするレジスタ
、３．４・・・桁合わせシック、５．６・・・桁合わせ
シフタ出力をラッチするレジスタ、７＠・・加減算器、
８＠・・加減算器出力をラッチするレジスタ、９惨・・
正規化シフタ、ｌＯ・・・仮数部最終結果をラッチする
レジスタ、１１，１２・拳・オペランドの指数部をラッ
チするレジスタ、１３．１４−φ−指数部中間結果をラ
ッチするレジスタ、１５．１９・・赤桁合わせ量算出用
デコーダ、１６−リ・正規化量算出用デコーダ、１７・
・・指数部減算器、１８・・・指数部最終結果をラッチ
するレジスタ、２０書・・桁合わせ量をラッチするレジ
スタ
図は従来技術の一例を示すブロック図でおる。 １．２・・・オペランドの仮数部をラッチするレジスタ
、３．４・・・桁合わせシック、５．６・・・桁合わせ
シフタ出力をラッチするレジスタ、７＠・・加減算器、
８＠・・加減算器出力をラッチするレジスタ、９惨・・
正規化シフタ、ｌＯ・・・仮数部最終結果をラッチする
レジスタ、１１，１２・拳・オペランドの指数部をラッ
チするレジスタ、１３．１４−φ−指数部中間結果をラ
ッチするレジスタ、１５．１９・・赤桁合わせ量算出用
デコーダ、１６−リ・正規化量算出用デコーダ、１７・
・・指数部減算器、１８・・・指数部最終結果をラッチ
するレジスタ、２０書・・桁合わせ量をラッチするレジ
スタ
Claims (1)
- 浮動小数点データの事前桁合わせを行なう桁合わせ手段
と、前記桁合わせ手段からのデータの演算を行なう演算
手段と、前記演算手段の出力を事後正規化するかあるい
は事後正規化とともに事前桁合わせをする正規化手段と
、前記正規化手段の出力を前記演算手段に入力する手段
とを有することを特徴とする浮動小数点演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18103786A JPS6336432A (ja) | 1986-07-31 | 1986-07-31 | 浮動小数点演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18103786A JPS6336432A (ja) | 1986-07-31 | 1986-07-31 | 浮動小数点演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6336432A true JPS6336432A (ja) | 1988-02-17 |
Family
ID=16093659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18103786A Pending JPS6336432A (ja) | 1986-07-31 | 1986-07-31 | 浮動小数点演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6336432A (ja) |
-
1986
- 1986-07-31 JP JP18103786A patent/JPS6336432A/ja active Pending
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