JPS6336460A - チヤネル終了ステ−タス通知方式 - Google Patents
チヤネル終了ステ−タス通知方式Info
- Publication number
- JPS6336460A JPS6336460A JP18080686A JP18080686A JPS6336460A JP S6336460 A JPS6336460 A JP S6336460A JP 18080686 A JP18080686 A JP 18080686A JP 18080686 A JP18080686 A JP 18080686A JP S6336460 A JPS6336460 A JP S6336460A
- Authority
- JP
- Japan
- Prior art keywords
- status
- channel
- bit
- error
- interrupt
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
主記憶上にコマンドとステータスを持つチャネル制御に
おいて、ステータス格納時にエラーが発生すると、アダ
プタ・ステータス・レジスタ内におけるステータス・ス
トアの無効を示すビットを割込み発生ビットと共に表示
してステータスの無効を通知する方式である。
おいて、ステータス格納時にエラーが発生すると、アダ
プタ・ステータス・レジスタ内におけるステータス・ス
トアの無効を示すビットを割込み発生ビットと共に表示
してステータスの無効を通知する方式である。
本発明は、データ処理装置における主記１．ａ上にコマ
ンドと終了ステータスを各Ｉ／Ｏ毎に持つチャネルが、
その終了ステータスの主メモリ・ス１ヘアにおいてエラ
ーが発生した場合、チャネル内の制御レジスタを通じて
その異常を表示すると共に、通常の割込みを発生させる
ことにより速やかなエラー処理を可能とするチャネル終
了ステータス通知方式に関するものである。
ンドと終了ステータスを各Ｉ／Ｏ毎に持つチャネルが、
その終了ステータスの主メモリ・ス１ヘアにおいてエラ
ーが発生した場合、チャネル内の制御レジスタを通じて
その異常を表示すると共に、通常の割込みを発生させる
ことにより速やかなエラー処理を可能とするチャネル終
了ステータス通知方式に関するものである。
第７図は従来の技術を説明する図である。第７図におい
て、２は主記憶、３はチャネル、ＡＣＲはアダプタ・コ
ントロール・レジスタをそれぞれ示している。Ｉ／Ｏコ
マンド実行シーケンスは、チャネル起動、コマンド・フ
ェッチ、データ転送、ステータス・ストア、割込み処理
と言うものである。チャネル３が主記憶２にステータス
をストアする場合、制御信号やデータ・アドレス、デー
タ等を主記憶２に送るが、主記憶２はこれに対して応答
信号を返す。データが正常にストアできた場合には正常
にストアできた旨の応答を返し、バス・エラー等が検出
されて正常にストア出来なかった場合には正常にストア
出来なかった旨の応答を返す。チャネルが発行したスト
ア要求に対して応答が返って来ない場合もあるが、この
ような場合に備えてチャネル３は時間監視を行っている
。正常にストアが出来なかった場合又は無応答の場合に
はＣＰＵハード異常割込みが発生する。
て、２は主記憶、３はチャネル、ＡＣＲはアダプタ・コ
ントロール・レジスタをそれぞれ示している。Ｉ／Ｏコ
マンド実行シーケンスは、チャネル起動、コマンド・フ
ェッチ、データ転送、ステータス・ストア、割込み処理
と言うものである。チャネル３が主記憶２にステータス
をストアする場合、制御信号やデータ・アドレス、デー
タ等を主記憶２に送るが、主記憶２はこれに対して応答
信号を返す。データが正常にストアできた場合には正常
にストアできた旨の応答を返し、バス・エラー等が検出
されて正常にストア出来なかった場合には正常にストア
出来なかった旨の応答を返す。チャネルが発行したスト
ア要求に対して応答が返って来ない場合もあるが、この
ような場合に備えてチャネル３は時間監視を行っている
。正常にストアが出来なかった場合又は無応答の場合に
はＣＰＵハード異常割込みが発生する。
何らかの原因によりＤ Ｓ Ｗ （Ｄｅｖｉｃｅ ５ｔ
ａｔｕｓ Ｗ。
ａｔｕｓ Ｗ。
ｒｄ）ストアが失敗すると、チャネル３はエラーの発生
したＩ／Ｏの終了通知が出来ない。このため、そのＩ／
Ｏの機番から何時までもソフトウェアに対して完了通知
がないことになる。
したＩ／Ｏの終了通知が出来ない。このため、そのＩ／
Ｏの機番から何時までもソフトウェアに対して完了通知
がないことになる。
従来の技術においては、ＤＳＷストアでエラーが発生し
た場合、割込みを発生しないようにし、ソフトウェアで
時間監視をしていた。また、何もしない方法も採用され
ていた。更には、チャネル全体のエラーと見做して第７
図におけるアダプタ・コントロール・レジスタＡＣＲの
中のステータス・レジスタＡＳＴのＡＥＦＲ（アダプタ
・エラー）ピントを“１″にしてソフトウェアからのア
クセス時にエラーで通知する方法もある。
た場合、割込みを発生しないようにし、ソフトウェアで
時間監視をしていた。また、何もしない方法も採用され
ていた。更には、チャネル全体のエラーと見做して第７
図におけるアダプタ・コントロール・レジスタＡＣＲの
中のステータス・レジスタＡＳＴのＡＥＦＲ（アダプタ
・エラー）ピントを“１″にしてソフトウェアからのア
クセス時にエラーで通知する方法もある。
ソフトウェアで時間監視する方法では、チャネル・オペ
レーションによりエラー原因を知ることがたとえ出来た
としても、その機番に関しては割込み保留原因を解除で
きず、チャネル全体をクリアして且つエラー原因を取り
除くなどの処理をしなければ、再起動できない。
レーションによりエラー原因を知ることがたとえ出来た
としても、その機番に関しては割込み保留原因を解除で
きず、チャネル全体をクリアして且つエラー原因を取り
除くなどの処理をしなければ、再起動できない。
一方、ソフトウェアによる時間監視ができないケースに
おいては何時までもエラーの発生した機番のＩ／Ｏ割込
みがないことになり、何故そうなったのか判らないこと
になる。上記のケースにおいては、ＣＰＵ側で何らかの
異常を検出しているので、ハードウェア割込みになる。
おいては何時までもエラーの発生した機番のＩ／Ｏ割込
みがないことになり、何故そうなったのか判らないこと
になる。上記のケースにおいては、ＣＰＵ側で何らかの
異常を検出しているので、ハードウェア割込みになる。
しかし、何れのＩｌｏまたはチャネルが動作したときの
ものか対応付けることが出来ない。このようにチャネル
の中の特定の機番の割込み原因が残されたままになり、
ソフトウェアにも積極的にその原因を通知出来ないと言
う問題があった。
ものか対応付けることが出来ない。このようにチャネル
の中の特定の機番の割込み原因が残されたままになり、
ソフトウェアにも積極的にその原因を通知出来ないと言
う問題があった。
チャネル全体のエラーと見做して第７図におけるアダプ
タ・コントロール・レジスタＡＣＨの中のアダプタ・ス
テータス・レジスタＡＳＴのＡＥＦＲビットを１”にし
てソフトウェアからのアクセス時にエラーで通知する方
法もあるが、チャネル全体がエラーになってしまうこと
に問題があった。
タ・コントロール・レジスタＡＣＨの中のアダプタ・ス
テータス・レジスタＡＳＴのＡＥＦＲビットを１”にし
てソフトウェアからのアクセス時にエラーで通知する方
法もあるが、チャネル全体がエラーになってしまうこと
に問題があった。
本発明は、この点に鑑みて創作されたものであって、チ
ャネルがコマンドのフェッチ、データ転送、Ｉ／Ｏコマ
ンドのステータス・ストア等において、ステータス・ス
トアがエラー終了でも正常終了と同じよ′うに積極的に
割込みでソフトウェアに完了通知でき且つエラー原因も
通知できるようにし、特定のｌ／Ｏ６番のエラーがチャ
ネル全体のエラーに波及しないようにエラーを最小限に
食い止め得るようになったチャネル終了ステータス通知
方式を提供することを目的としている。
ャネルがコマンドのフェッチ、データ転送、Ｉ／Ｏコマ
ンドのステータス・ストア等において、ステータス・ス
トアがエラー終了でも正常終了と同じよ′うに積極的に
割込みでソフトウェアに完了通知でき且つエラー原因も
通知できるようにし、特定のｌ／Ｏ６番のエラーがチャ
ネル全体のエラーに波及しないようにエラーを最小限に
食い止め得るようになったチャネル終了ステータス通知
方式を提供することを目的としている。
第１図は本発明の原理図である。主記憶２には、コマン
ドと終了ステータスが格納される。コマンドと終了ステ
ータスの組は、各１／Ｏ毎に存在する。終了ステータス
は、チャネルの終了ステータスとＩ／Ｏの終了ステータ
スから構成されている。
ドと終了ステータスが格納される。コマンドと終了ステ
ータスの組は、各１／Ｏ毎に存在する。終了ステータス
は、チャネルの終了ステータスとＩ／Ｏの終了ステータ
スから構成されている。
中央処理装置１がチャネル３を起動すると、チャネル３
は主記憶２からコマンドをフェッチし、該当するＩ／Ｏ
に送る。Ｉ／Ｏコマンドの終了ステータス及びチャネル
の終了ステータスを主記憶２にストアする際に、エラー
が検出された場合には、エラーの原因を記憶する以外は
正常割込みと同様の処理を行い、割込みのトリガとなる
アダプタ・ステータス・レジスタＡＳＴの割込み発生ビ
ットＡ ｉ ｎ ｔと共にＤＳＷストアが無効であるこ
とを示すｉ Ｄ Ｓ Ｗ （Ｉｎｖａｌｉｄ ＤＳＷ）
ビットをオンにする。
は主記憶２からコマンドをフェッチし、該当するＩ／Ｏ
に送る。Ｉ／Ｏコマンドの終了ステータス及びチャネル
の終了ステータスを主記憶２にストアする際に、エラー
が検出された場合には、エラーの原因を記憶する以外は
正常割込みと同様の処理を行い、割込みのトリガとなる
アダプタ・ステータス・レジスタＡＳＴの割込み発生ビ
ットＡ ｉ ｎ ｔと共にＤＳＷストアが無効であるこ
とを示すｉ Ｄ Ｓ Ｗ （Ｉｎｖａｌｉｄ ＤＳＷ）
ビットをオンにする。
ソフトウェアは、割込み発生時に１ＤＳＷビツトを見て
エラーだと判断する。更に、ソフトウェア割込み応答処
理を行ってチャネル内の割込み原因をクリアする。
エラーだと判断する。更に、ソフトウェア割込み応答処
理を行ってチャネル内の割込み原因をクリアする。
このように、割込み発生時に先ずチャネルの制御レジス
タをチエツクしなければならないが、元々割込みビット
をチエツクする必要があるので、何らの処理ステップの
増加や性能低下の心配は不要であり、障害の早期通知が
可能である。
タをチエツクしなければならないが、元々割込みビット
をチエツクする必要があるので、何らの処理ステップの
増加や性能低下の心配は不要であり、障害の早期通知が
可能である。
第２図はシステム構成例を示す図である。第２図におい
て、１は中央処理装置、２は主記憶、３はチャネル、４
はバス制御部、５はデータ転送制御部、６はバッファ、
７はマイクロプロセッサ、８はＲＯＭ、９はＲＡＭ、／
ＯはＩ／○コントロール部、１１−〇ないし１１−ｎは
Ｉｌｏ、、ＡＣＲはアダプタ・コントロール・レジスタ
、ＡＳＴはアダプタ・ステータス・レジスタ、ｉ ＤＶ
Ａは割込デバイス・アドレス・レジスタ、ＤＶＡはデバ
イス・アドレス・レジスタ、ＡＯＰはアダプタ・オペレ
ーション・レジスタ、ｉ ＣＴＬ Ｏと１ＣＴＬＩはイ
ンタフェース・コントロール・レジスタをそれぞれ示し
ている。アダプタ・ステータス・レジスタＡＳＴと割込
デバイス・アドレス・レジスタｉ ＤＶＡはコマンド終
了割込み用であり、アダプタ・オペレーション・レジス
タＡＯＰとデバイス・アドレス・レジスタＤＶＡはコマ
ンド起動用であり、インタフェース・コントロール・レ
ジスタ１ｃＴＬｏと１ｃＴＬ１はワーク・レジスタであ
る。
て、１は中央処理装置、２は主記憶、３はチャネル、４
はバス制御部、５はデータ転送制御部、６はバッファ、
７はマイクロプロセッサ、８はＲＯＭ、９はＲＡＭ、／
ＯはＩ／○コントロール部、１１−〇ないし１１−ｎは
Ｉｌｏ、、ＡＣＲはアダプタ・コントロール・レジスタ
、ＡＳＴはアダプタ・ステータス・レジスタ、ｉ ＤＶ
Ａは割込デバイス・アドレス・レジスタ、ＤＶＡはデバ
イス・アドレス・レジスタ、ＡＯＰはアダプタ・オペレ
ーション・レジスタ、ｉ ＣＴＬ Ｏと１ＣＴＬＩはイ
ンタフェース・コントロール・レジスタをそれぞれ示し
ている。アダプタ・ステータス・レジスタＡＳＴと割込
デバイス・アドレス・レジスタｉ ＤＶＡはコマンド終
了割込み用であり、アダプタ・オペレーション・レジス
タＡＯＰとデバイス・アドレス・レジスタＤＶＡはコマ
ンド起動用であり、インタフェース・コントロール・レ
ジスタ１ｃＴＬｏと１ｃＴＬ１はワーク・レジスタであ
る。
第３図は本発明のチャネルのＩ／Ｏコマンド実行シーケ
ンスを示す。Ｓ Ｄ ＣＲ（Ｓｔａｒｔ ＤＣＲ）と言
うコマンドが発行されると、チャネルが起動され、Ａ
Ｂ Ｓ Ｙ （Ａｄａｐｔｏｒ Ｂｕｓいビットがオン
される。ＡＢＳＹビットはチャネル起動フェーズの間だ
けオンとされる。チャネルが起動されると、コマンド・
フェッチが行われる。コマンド・フェッチの次にデータ
転送が行われる。データ転送終了後、ステータス・スト
アが行われる。図示の例では、ステータス・ストア時に
エラーが検出されたとじている。ステータス・ストアの
次に割込み処理が行われる。割込み処理のフェーズにお
いて、１ＤＳＷビツト（ＤＳＷストアでエラーが検出さ
れたので）がオンされ、Ａ ｉ Ｎ Ｔ （Ａｄａｐｔ
ｏｒ Ｉｎｔｅｒｒｕｐｔｉ。
ンスを示す。Ｓ Ｄ ＣＲ（Ｓｔａｒｔ ＤＣＲ）と言
うコマンドが発行されると、チャネルが起動され、Ａ
Ｂ Ｓ Ｙ （Ａｄａｐｔｏｒ Ｂｕｓいビットがオン
される。ＡＢＳＹビットはチャネル起動フェーズの間だ
けオンとされる。チャネルが起動されると、コマンド・
フェッチが行われる。コマンド・フェッチの次にデータ
転送が行われる。データ転送終了後、ステータス・スト
アが行われる。図示の例では、ステータス・ストア時に
エラーが検出されたとじている。ステータス・ストアの
次に割込み処理が行われる。割込み処理のフェーズにお
いて、１ＤＳＷビツト（ＤＳＷストアでエラーが検出さ
れたので）がオンされ、Ａ ｉ Ｎ Ｔ （Ａｄａｐｔ
ｏｒ Ｉｎｔｅｒｒｕｐｔｉ。
ｎ）ビットがオンされる。ＡｉＮＴビットがオンになる
と、割込みが発生する。中央処理装置１から割込み許可
が送られて来ると、ＡｉＮＴビットはオフされ、ＡｉＮ
Ｐ（八ｄａｐｔｏｒ Ｉｎｔｅｒｒｕｐｔｉｏｎ Ｐｅ
ｎｄｉｎｇ）ビットがオンされる。中央処理装置１のソ
フトウェアは、ステータス・チエツク、即ちアダプタ・
ステータス・レジスタＡＳＴの内容の読取りを行い、次
いでｔ ＲＣＶ （Ｉｎｔｅｒｒｕｐｔｉｏｎ Ｒｅｃ
ｅｉｖｅ）コマンドを発行する。ｉ ＲＣＶコマンドを
受信すると、チャネルは１ＤｓＷビツトをオフし、Ａｉ
ＮＰビットもオフする。
と、割込みが発生する。中央処理装置１から割込み許可
が送られて来ると、ＡｉＮＴビットはオフされ、ＡｉＮ
Ｐ（八ｄａｐｔｏｒ Ｉｎｔｅｒｒｕｐｔｉｏｎ Ｐｅ
ｎｄｉｎｇ）ビットがオンされる。中央処理装置１のソ
フトウェアは、ステータス・チエツク、即ちアダプタ・
ステータス・レジスタＡＳＴの内容の読取りを行い、次
いでｔ ＲＣＶ （Ｉｎｔｅｒｒｕｐｔｉｏｎ Ｒｅｃ
ｅｉｖｅ）コマンドを発行する。ｉ ＲＣＶコマンドを
受信すると、チャネルは１ＤｓＷビツトをオフし、Ａｉ
ＮＰビットもオフする。
第４図はコマンドとステータスのフローを示す図である
。第４図において、ＤＣＷはデバイス・コントロール語
、ＣＭはコマンド、Ｆはチエイン・フラグやチエイン・
データ等のフラグ、ＢＣはバイト・カウント、ＤＡはデ
ータ・アドレス、ＤＣＢはデバイス・コントロール・ブ
ロック、ＤＣＷＡはＤＣＷのアドレス、５ＴＡＴＵＳは
ステータス、ＤＣＲ＃Ｏは第０番のデバイス・コントロ
ール・レジスタ、ＤＣＢＡはＤＣＢのアドレスをそれぞ
れ示している。コマンド、フラグ、バイト・カウント及
びデータ・アドレスは、チャネル・コマンドを構成して
いる。デバイス・コントロール語ＤＣＷには、チャネル
・コマンド語などが格納される。デバイス・コントロー
ル・ブロックＤＣＢには、ＤＣＷのアドレスやステータ
ス、残りバイト・カウント等が格納される。このステー
タスは、終了ステータスを意味している。この終了ステ
ータスには、チャネルの終了ステータスとＩ／Ｏの終了
ステータスから構成されている。デバイス・コントロー
ル語ＤＣＷ及びデバイス・コントロール・ブロックＤＣ
Ｂは、主記憶２上に存在する。デバイス・コントロール
・レジスタＤＣＲはＲＡＭ９の中に存在する。５ＤＣＲ
コマンドが発行されるに先立ってチャネルにＤＣＢアド
レスが通知され、チャネルは通知されたＤＣＢアドレス
をデバイス・コントロール・レジスタＤＣＲの中に保持
する。５ＤＣＲコマンドが発行されると、チャネルは、
ＤＣＢアドレスに基づいてデバイス・コントロール・ブ
ロックＤＣＢを読取り、デバイス・コントロール・ブロ
ックＤＣＢ内のＤＣＷアドレスに基づいてデバイス・コ
ントール語ＤＣＷのチャネル・コマンドをフェッチし、
これをデバイス・コントロール・レジスタＤＣＲの中に
保持する。ステータス・ストアのフェーズにおいて、チ
ャネルは終了ステータスを作成し、これをデバイス・コ
ントロール・ブロックＤＣＢの中にストアする。
。第４図において、ＤＣＷはデバイス・コントロール語
、ＣＭはコマンド、Ｆはチエイン・フラグやチエイン・
データ等のフラグ、ＢＣはバイト・カウント、ＤＡはデ
ータ・アドレス、ＤＣＢはデバイス・コントロール・ブ
ロック、ＤＣＷＡはＤＣＷのアドレス、５ＴＡＴＵＳは
ステータス、ＤＣＲ＃Ｏは第０番のデバイス・コントロ
ール・レジスタ、ＤＣＢＡはＤＣＢのアドレスをそれぞ
れ示している。コマンド、フラグ、バイト・カウント及
びデータ・アドレスは、チャネル・コマンドを構成して
いる。デバイス・コントロール語ＤＣＷには、チャネル
・コマンド語などが格納される。デバイス・コントロー
ル・ブロックＤＣＢには、ＤＣＷのアドレスやステータ
ス、残りバイト・カウント等が格納される。このステー
タスは、終了ステータスを意味している。この終了ステ
ータスには、チャネルの終了ステータスとＩ／Ｏの終了
ステータスから構成されている。デバイス・コントロー
ル語ＤＣＷ及びデバイス・コントロール・ブロックＤＣ
Ｂは、主記憶２上に存在する。デバイス・コントロール
・レジスタＤＣＲはＲＡＭ９の中に存在する。５ＤＣＲ
コマンドが発行されるに先立ってチャネルにＤＣＢアド
レスが通知され、チャネルは通知されたＤＣＢアドレス
をデバイス・コントロール・レジスタＤＣＲの中に保持
する。５ＤＣＲコマンドが発行されると、チャネルは、
ＤＣＢアドレスに基づいてデバイス・コントロール・ブ
ロックＤＣＢを読取り、デバイス・コントロール・ブロ
ックＤＣＢ内のＤＣＷアドレスに基づいてデバイス・コ
ントール語ＤＣＷのチャネル・コマンドをフェッチし、
これをデバイス・コントロール・レジスタＤＣＲの中に
保持する。ステータス・ストアのフェーズにおいて、チ
ャネルは終了ステータスを作成し、これをデバイス・コ
ントロール・ブロックＤＣＢの中にストアする。
第５図はアダプタ・コントロール・レジスタＡＣＲの中
のアダプタ・ステータス・レジスタＡＳＴの構成を示す
図である。第５図において、各ビットは下記のような意
味を有している。
のアダプタ・ステータス・レジスタＡＳＴの構成を示す
図である。第５図において、各ビットは下記のような意
味を有している。
■ Ａ Ｂ Ｓ Ｙ （Ａｄａｐｔｏｒ Ｂｕｓｙ）−
チャネルがチャネル・オペレージコンを実行中であるこ
とを示す。
チャネルがチャネル・オペレージコンを実行中であるこ
とを示す。
■ Ａ ｉ Ｎ Ｐ （Ａｄａｐｔｏｒ Ｉｎｔｅｒｒ
ｕｐｔｉｏｎ Ｐｅｎｄｉｎｇ）−割込み処理状態であ
ることを示す。ソフトウェアからの割込み解除のオペレ
ーションで０”になる。
ｕｐｔｉｏｎ Ｐｅｎｄｉｎｇ）−割込み処理状態であ
ることを示す。ソフトウェアからの割込み解除のオペレ
ーションで０”になる。
■ Ａ ｉ Ｎ Ｔ （Ａｄａｐｔｏｒ Ｉｎｔｅｒｒ
ｕｐｔｉｏｎ）−割込みの原因となるビットであり、Ｃ
ＰＵが割込み許可信号を送出すると、本ビットは“Ｏ”
になり、ＡｉＮＰは“１″になる。
ｕｐｔｉｏｎ）−割込みの原因となるビットであり、Ｃ
ＰＵが割込み許可信号を送出すると、本ビットは“Ｏ”
になり、ＡｉＮＰは“１″になる。
■ ｉ Ｄ Ｓ Ｗ （Ｉｎｖａｌｉｄ Ｄｅｖｉｃｅ
５ｔａｔｕｓ Ｗｏｒｄ） −ＤＳＷストアでエラー
が発生したとき、本ビットを“１”にして割込むときに
用いる。ＡｉＮＴと同時に“１”にする。
５ｔａｔｕｓ Ｗｏｒｄ） −ＤＳＷストアでエラー
が発生したとき、本ビットを“１”にして割込むときに
用いる。ＡｉＮＴと同時に“１”にする。
第６図はソフトウェアの割込み処理手順を示す図である
。第３図に示すように、Ｉ／Ｏコマンドの終了ステータ
スＤＳＷを主記憶へストアするときにエラーが発生する
と、チャネルはアダプタ・ステータス・レジスタＡＳＴ
の１ＤＳＷビツトを割込み要求の原因となるＡｉＮＴビ
ットと共に“１”にする。
。第３図に示すように、Ｉ／Ｏコマンドの終了ステータ
スＤＳＷを主記憶へストアするときにエラーが発生する
と、チャネルはアダプタ・ステータス・レジスタＡＳＴ
の１ＤＳＷビツトを割込み要求の原因となるＡｉＮＴビ
ットと共に“１”にする。
ソフトウェアは、第６図に示すように、割込み処理の中
で正常割込みか異常割込みかを判断し、異常であったな
らばアダプタ・ステータス・レジスタＡＳＴの１ＤｓＷ
ビツトを見て割込み原因の解除を行う。なお、Ｘ’４０
’ は、アダプタ・ステータス・レジスタＡＳＴのビ
ット６のみが“１”であり、他のビットが“０”である
ことを意味している。この場合、Ｉ／Ｏコマ゛ンドの終
了ステータスはアダプタ・コントロール・レジスタＡＣ
Ｒを経由する以外は得られないが、エラーの発生した機
番に対応するソフトウェアに異常を通知し、ジョブを終
了させることが出来る。また、ソフトウェアでＩ／Ｏコ
マンド・レベルのりトライ処理を行うことも可能である
。
で正常割込みか異常割込みかを判断し、異常であったな
らばアダプタ・ステータス・レジスタＡＳＴの１ＤｓＷ
ビツトを見て割込み原因の解除を行う。なお、Ｘ’４０
’ は、アダプタ・ステータス・レジスタＡＳＴのビ
ット６のみが“１”であり、他のビットが“０”である
ことを意味している。この場合、Ｉ／Ｏコマ゛ンドの終
了ステータスはアダプタ・コントロール・レジスタＡＣ
Ｒを経由する以外は得られないが、エラーの発生した機
番に対応するソフトウェアに異常を通知し、ジョブを終
了させることが出来る。また、ソフトウェアでＩ／Ｏコ
マンド・レベルのりトライ処理を行うことも可能である
。
従来はＤＳＷストアでエラーが発生すると、割込みを発
生しないようにしていた。本発明では、割込みを使って
通知するので、ソフトウェアでタイムアウトの監視する
場合に比べて異常を早く発見でき且つソフトウェアの時
間監視も不要になる。
生しないようにしていた。本発明では、割込みを使って
通知するので、ソフトウェアでタイムアウトの監視する
場合に比べて異常を早く発見でき且つソフトウェアの時
間監視も不要になる。
また、従来技術としてチャネル全体のエラー（ＡＥＦＲ
）として割込む方法もあったが、これは全機番のＩ／Ｏ
コマンドが異常終了となり、エラーの波及が大きな問題
であったが、本発明では、エラーの発生した機番の処理
だけ切り離すような縮退運転も可能となり、信頼性の向
上が図れる。このように、ハードウェアの物量を増やさ
ず、またハードウェアの負担を重くすることなく性能と
信頼性の向上を期待できると言う効果を持つ。本発明に
おいては、コマンドやステータスをＩ／Ｏ単位毎に持つ
ため、主記憶アドレスやメモリに関する障害やエラー及
びシステム・バス上のノイズ等による障害やエラ一時に
異常を速やかに検出し、またリトライ制御も可能である
。本発明は高信頼性が要求されるシステムにおいて特に
効力を発揮する。
）として割込む方法もあったが、これは全機番のＩ／Ｏ
コマンドが異常終了となり、エラーの波及が大きな問題
であったが、本発明では、エラーの発生した機番の処理
だけ切り離すような縮退運転も可能となり、信頼性の向
上が図れる。このように、ハードウェアの物量を増やさ
ず、またハードウェアの負担を重くすることなく性能と
信頼性の向上を期待できると言う効果を持つ。本発明に
おいては、コマンドやステータスをＩ／Ｏ単位毎に持つ
ため、主記憶アドレスやメモリに関する障害やエラー及
びシステム・バス上のノイズ等による障害やエラ一時に
異常を速やかに検出し、またリトライ制御も可能である
。本発明は高信頼性が要求されるシステムにおいて特に
効力を発揮する。
第１図は本発明の原理図、第２図はシステム構成例を示
す図、第３図はＩ／Ｏコマンド実行シーケンスを示す図
、第４図はコマンドとステータスのフローを示す図、第
５図はアダプタ・ステータス・レジスタの構成を示す図
、第６図はソフトウエアの割込み処理を示す図、第７図
は従来の技術を説明する図である。 １・・・中央処理装置、２・・・主記憶、３・・・チャ
ネル、４・・・バス制御部、５・・・データ転送制御部
、６・・・バッファ、７・・・マイクロプロセッサ、８
・・・ＲＯＭ。 ９・・・ＲＡＭ、／Ｏ・・弓／Ｏコントロール部、ＡＣ
Ｒ・・・アダプタ・コントロール・レジスタ、ＡＳＴ・
・・アダプタ・ステータス・レジスタ、１ＤＶＡ・・・
割込デバイス・アドレス・レジスタ、ＤｖＡ・・・デバ
イス・アドレス・レジスタ、ＡＯＰ・・・アダプタ・オ
ペレーション・レジスタ、１ｃＴＬｏと１ＣＴＬＩ・・
・インタフェース・コントロール・レジスタ。
す図、第３図はＩ／Ｏコマンド実行シーケンスを示す図
、第４図はコマンドとステータスのフローを示す図、第
５図はアダプタ・ステータス・レジスタの構成を示す図
、第６図はソフトウエアの割込み処理を示す図、第７図
は従来の技術を説明する図である。 １・・・中央処理装置、２・・・主記憶、３・・・チャ
ネル、４・・・バス制御部、５・・・データ転送制御部
、６・・・バッファ、７・・・マイクロプロセッサ、８
・・・ＲＯＭ。 ９・・・ＲＡＭ、／Ｏ・・弓／Ｏコントロール部、ＡＣ
Ｒ・・・アダプタ・コントロール・レジスタ、ＡＳＴ・
・・アダプタ・ステータス・レジスタ、１ＤＶＡ・・・
割込デバイス・アドレス・レジスタ、ＤｖＡ・・・デバ
イス・アドレス・レジスタ、ＡＯＰ・・・アダプタ・オ
ペレーション・レジスタ、１ｃＴＬｏと１ＣＴＬＩ・・
・インタフェース・コントロール・レジスタ。
Claims (1)
- 【特許請求の範囲】 主記憶上にＩ／Ｏに対するコマンド及びチャネルとＩ／
Ｏのコマンド終了ステータスをＩ／Ｏ毎に持ち、中央処
理装置がチャネルを起動した後、チャネルが主記憶より
コマンドをフェッチし、Ｉ／Ｏへコマンドを渡した後、
Ｉ／Ｏの終了ステータス及びチャネルの終了ステータス
を主記憶へストアする方式のチャネルにおいて、 これらステータスが正しくストアできないときには、チ
ャネル内に持つアダプタ・ステータス・レジスタの該当
ビットを割込み発生ビットと共に表示し、コマンド終了
割込みを発生させることを特徴とするチャネル終了ステ
ータス通知方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18080686A JPS6336460A (ja) | 1986-07-31 | 1986-07-31 | チヤネル終了ステ−タス通知方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18080686A JPS6336460A (ja) | 1986-07-31 | 1986-07-31 | チヤネル終了ステ−タス通知方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6336460A true JPS6336460A (ja) | 1988-02-17 |
| JPH0575136B2 JPH0575136B2 (ja) | 1993-10-19 |
Family
ID=16089673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18080686A Granted JPS6336460A (ja) | 1986-07-31 | 1986-07-31 | チヤネル終了ステ−タス通知方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6336460A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5163356A (en) * | 1990-04-27 | 1992-11-17 | Sanyo Electric Co., Ltd. | Automatic food vending machine |
-
1986
- 1986-07-31 JP JP18080686A patent/JPS6336460A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5163356A (en) * | 1990-04-27 | 1992-11-17 | Sanyo Electric Co., Ltd. | Automatic food vending machine |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0575136B2 (ja) | 1993-10-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2770913B2 (ja) | パリティの置換装置及び方法 | |
| JPS6336460A (ja) | チヤネル終了ステ−タス通知方式 | |
| US5140593A (en) | Method of checking test program in duplex processing apparatus | |
| JPS6146543A (ja) | 転送装置の障害処理方式 | |
| JP2855633B2 (ja) | マルチプロセッサシステムにおけるデュアルポートメモリの故障診断装置 | |
| US4587654A (en) | System for processing machine check interruption | |
| JPH022176B2 (ja) | ||
| JPH0582614B2 (ja) | ||
| CA1316608C (en) | Arrangement for error recovery in a self-guarding data processing system | |
| JPH1139032A (ja) | マルチｃｐｕ型集中監視装置 | |
| JP2778691B2 (ja) | バス監視回路 | |
| JPS61224056A (ja) | チヤネル障害検出処理方式 | |
| JP2815730B2 (ja) | アダプタ及びコンピュータシステム | |
| JP2908135B2 (ja) | マイクロプロセッサの故障検出装置 | |
| JPH01233530A (ja) | 故障診断方式 | |
| JPS60140438A (ja) | 情報処理系の系切替制御方式 | |
| JPH0481958A (ja) | センスデータの収集処理方式 | |
| JPH03292540A (ja) | 計算機異常診断装置 | |
| JPH0814794B2 (ja) | 割込み処理方法 | |
| JPH02139650A (ja) | 部分ダンプ方式 | |
| JP2000298628A (ja) | 論理カードの増設方法ならびに同方法を用いた共通バスシステム | |
| JPS59119451A (ja) | 電子計算機システムの診断方式 | |
| JPS63177079A (ja) | Ｉｃ検査装置 | |
| JPS6024651A (ja) | 障害処理方式 | |
| JPH04182835A (ja) | マルチプロセッサシステムのバス監視装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313532 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |