JPS6336541B2 - - Google Patents

Description

【発明の詳細な説明】 (イ) 発明の技術分野 本発明は、多プロセツサ構成のデータ処理シス
テムにおける初期起動制御方式に関するものであ
る。

(ロ) 従来技術と問題点 最近はICメモリの大容量化の傾向が著しく、
通常では読出しのみ可能な不揮発性メモリ（リー
ドオンリメモリ：ROM）、又読み書きが可能な
揮発性メモリ（ランダムアクセスメモリ：
RAM）は、ビツトコスト（１ビツト当りの価
格）が下がると伴に、小容量のものは保守品化、
廃品化が進行している。

一方、最近のマイクロコンピユータ、パーソナ
ルコンピユータは、高速処理および分散型処理を
要求されるため、多プロセツサ構成をとる機器が
増している。

多プロセツサ構成の機器では、中央に１つのプ
ロセツサ（主プロセツサ）を配置し、その他に数
種のプロセツサ（局所プロセツサ）を配置してい
て、中央に１つのシステムバスと、それに接続さ
れるシステムメモリを有し、主プロセツサによつ
て管理されている。

その他の数種のプロセツサ（局所プロセツサ）
は、各々独自のバス（局所バス）を有するととも
に、局所バスのアドレス上に配置されるメモリ
（局所メモリ）を有していて、主プロセツサから
はこのメモリについて読み書きすることはできな
い。

上記の機器では、電源投入時に初期起動を行う
ため、システムバス上にROMが配置され、主プ
ロセツサが電源投入時に命令を取り出して実行
し、大容量フイルム等から大量のプログラム及び
データを読み出す制御（IPL）を行う。

しかし、主プロセツサは、局所バス上に配置さ
れているメモリを直接読み書きできないため、局
所プロセツサの初期起動は局所バス上に専用の
ROMを配置して、主プロセツサが起動した方法
と類似の手順で起動し、局所プロセツサが有する
システムメモリを読み書きする手段によつて、シ
ステムメモリ上のデータ及びプログラムを転送す
る方式が用いられている。

この方式では、システムバス及び局所バスに
各々小容量のROMを配置しなければならず、
ROMの読み出し制御回路も各々独立に持たなけ
ればならない。

(ハ) 発明の目的 本発明では、局所プロセツサがシステムメモリ
を直接読み書きする手段を有することを利用し
て、初期起動時にシステムバス上のROMを局所
プロセツサに読ませる方式を取ることによつて、
局所バス上のROM及びROM制御回路を削除し、
かつ、局所バス上にROMが配置されている時の
ソフトウエアとの互換性を保てるような制御を可
能とすることを目的としている。

(ニ) 発明の構成 上記目的を達成するために本発明は、システム
バスに接続される主プロセツサと、システムバス
に接続されるシステムメモリと、それぞれ局所バ
スを有する局所プロセツサ群と、局所バスの各々
に接続される局所メモリと、システムメモリとの
データ転送を局所プロセツサの特定アドレス領域
についてのみ行なうために局所プロセツサの各々
に対応してもうけられる直接メモリアクセス手段
と、電源投入により起動信号を生成する手段とを
有するデータ処理装置において、上記起動信号受
信から上記局所プロセツサからの停止信号受信ま
での間、上記局所プロセツサのアドレスを変換す
るアドレス変換手段をもうけ、上記局所プロセツ
サに、上記アドレス変換手段によるアドレス変換
後のアドレスによつて上記システムメモリを読出
させることにより、初期起動時において上記主プ
ロセツサと上記局所プロセツサに与えるプログラ
ムを同一のシステムメモリによつて提供するよう
構成したことを特徴とする。

(ホ) 発明の実施例 以下、本発明を実施例により詳細に説明する。
第１図は本発明による実施例のデータ処理装置の
ブロツク図であり、図中、１は初期起動制御回
路、２は主プロセツサ、３はシステムメモリを構
成するROM、４は同じくシステムメモリを構成
するRAM、５は局所プロセツサ、６は直接メモ
リアクセス制御回路、７は局所メモリを構成する
RAM、８は優先制御回路、９はアドレス変換回
路、１０は電源装置、１１はアドレス変換制御信
号作成回路、１２はシステムバス、１３は局所バ
ス、１―ａ，２―ａ，２―ｂ，５―ａ，６―ａ〜
６―ｄ，１０―ａ，１１―ａはそれぞれ各種の信
号線である。

次に各ブロツクおよび信号線の機能を説明す
る。

初期起動制御回路１は電源投入時にシステムを
リセツトする信号及びアドレス変換を起動させる
スタート信号１―ａを生成する制御回路である。

主プロセツサ２はシステムバス１２に接続され
るプロセツサで、ROM３及びRAM４を直接読
み書きすることができる。システムバス１２の使
用権は優先制御回路８に要求信号２―ａを送出
し、バス使用権許可信号２―ｂを受信することで
得られる。

ROM３はシステムバス１２に接続されるたと
えば4Kワード×16ビツトのROMで、主プロセツ
サ２及び局所プロセツサ５が読み出して実行する
べきプログラムが分割して格納されている。この
ROM３は、システムバス１２のアドレス線とデ
ータ送出タイミング信号を用いて選択信号を生成
し、入力することで読出される。

RAM４はシステムバス１２に接続されるたと
えば12.8Kワード×16ビツトのRAMで、読み書
き可能であるが揮発性であるため、電源切断／投
入の過程でその保持内容が失われる。

局所プロセツサ５は局所バス１３に接続される
プロセツサで、局所バス１３に接続されるRAM
７を自由に読み書きできる。

この局所プロセツサは、全アドレス空間中の特
定の領域がシステムメモリ読み書き用に割当てて
あり（X′30000′〜X′3FFFF′）この領域に対して、
局所プロセツサが読み書きを行う際には、直接メ
モリアクセス制御回路６が動作して、システムメ
モリ３，４を読み書きできる。

直接メモリアクセス制御回路６は局所プロセツ
サ５がシステムメモリ３，４を読み書きしようと
するときに、バス使用権要求信号６―ａを送出
し、優先制御回路８よりバス使用権許可信号６―
ｂを受信するとアドレス、データをシステムバス
１２に送出するよう制御する回路である。

また初期起動時は、スタート信号１―ａ発生時
より、局所プロセツサ停止信号５―ａ受信まで、
局所プロセツサ５のアドレスはアドレス変換回路
９によつて変換されるため、本回路６を動作して
局所プロセツサ５にシステムROM３のデータを
読ませる。

RAM７は、局所バス１３に接続されるRAM
で、局所プロセツサ５によつては自由に読み書き
できるが、主プロセツサ２によつては読み書きで
きない。

優先制御回路８は、システムバス１２の使用権
の優先度による制御回路であり、単独で要求信号
が入力されれば、許可信号を出力し、同時に異な
る優先度の要求信号が入力された場合は、優先度
の高い方に許可信号を与えるよう制御動作を行な
う。

アドレス変換回路９は、局所バス１３のアドレ
スを変換する回路で、初期起動時は初期起動制御
回路１からのスタート信号１―ａ発生から、局所
プロセツサ５からの停止信号発生（信号線５―ａ
の立下り）までの間、例えば局所プロセツサ５の
アドレスX′00000′をX′30000′に変換する等２ビツ
トのアドレス変換によつて、通常の動作時は局所
バス１３上のRAM７を読むべきアドレスを、シ
ステムバス１２上のメモリを読み書きする様割り
当てられたアドレスに変換する。

アドレス変換制御信号作成回路１１は、初期起
動制御回路１からのスタート信号１―ａ受信か
ら、局所プロセツサ５からの最初の停止信号（信
号線５―ａの立下り）受信までの間、アドレス変
換を有効とする信号１１―ａを送出する。

第２図は、第１図図示実施例における主要な信
号線のタイムチヤートを示す図である。以下に電
源投入からの動作を順を追つて説明する。

まず、電源が投入されて、すべての電圧／電流
が正常な状態になると、電源装置１０からレデイ
信号１０―ａが初期起動制御回路１に入力され
る。初期起動制御回路１の内部では、レデイ信号
１０―ａが有効になつた後、一定の遅延時間を経
てスタート信号１―ａを有効にするとともに、こ
のスタート信号１―ａにより、主プロセツサ２及
び局所プロセツサ５に対し、スタート信号１―ａ
の立上がりのエツジから一定間隔のパルス（スタ
ートパルス）を生成して送信する。

主プロセツサ２は、このパルスが入力される
と、実行状態となり、優先制御回路８に対してバ
ス使用権要求信号２―ａを有効にし、優先制御回
路８は、主プロセツサ２以外に要求信号を送出し
ていなければバス使用許可信号２―ｂを返送す
る。

主プロセツサ２は、バス使用許可信号が２―ｂ
が有効となると、システムバス１２に対し、アド
レスを送出し、データ要求信号を有効とし、シス
テムのROM３を読み出し、読み出し動作が終了
すると、バス使用権要求信号を無効にする。優先
制御回路８は、読み出し動作が終了すると、バス
使用許可信号を無効にする。

局所プロセツサ５も、スタートパルスが入力さ
れると実行状態となり、アドレスを送出するが、
先に初期起動制御回路１からのスタート信号１―
ａにもとづいてアドレス変換制御信号作成回路１
１がアドレス変換有効信号１１―ａをアドレス変
換回路９に入力しているため、局所プロセツサ５
から送出されるアドレスはX′00000′→X′30000′，
X′0FFFF′→X′3FFFF′等に変換される。

通常の動作ではアドレス変換が行なわれず特定
アドレス領域（X′30000′〜X′3FFFF′）を読み書
きしようとすると、直接メモリアクセス制御回路
６が直接動作する構成となつているため、初期起
動状態では、局所プロセツサ５はX′00000′から
X′0FFFF′を読み書きしていても、システムのメ
モリを読み書きすることになる。

局所プロセツサ５の送出したアドレスが、アド
レス変換回路９を経て、DMA制御回路６に送出
され、DMA制御回路６がアドレス判定によりシ
ステムメモリに対する読み書きであることを認識
したならば、優先制御回路８に対してバス使用要
求信号６―ａを送出し、バス使用許可信号６―ｂ
を受信すると、局所プロセツサ５のアドレスをシ
ステムバス１２に送出し、又、データ要求信号を
送出してシステムROM３を読み出す。

読み出したデータは局所プロセツサ５に取り込
まれて実行される。

なお、局所プロセツサ５がシステムバス１２か
らデータを読み書きする経路は、信号線６―ｃ，
６―ｄである。

局所プロセツサ５からの信号線５―ａは局所プ
ロセツサ５が動作を開始すると立上り、局所プロ
セツサ５が停止命令を読出して実行し自身を停止
状態にすると立下るよう制御される。

第２図において、信号線５―ａの立上つている
期間が、局所プロセツサ５の命令実行中状態を示
し、信号線５―ａの立下つている期間が局所プロ
セツサ５の停止期間を示している。

なお、いつたん停止した局所プロセツサ５の動
作再開は主プロセツサ２からの図示しない経路に
よる動作指示によつて行なわれる。

局所プロセツサ５からの信号線５―ａの最初の
立下りによつて、アドレス変換制御信号作成回路
１１は、信号線１１―ａをオフとしアドレス変換
回路９によるアドレス変換を終了せしめる。これ
により、初期起動状態は終了する。

第１図図示実施例においては局所プロセツサと
その関連回路部を１個のみ代表して図示したが、
実際のシステムでは通常、局所プロセツサは複数
個存在し、それぞれが対応する直接メモリアクセ
ス制御回路によつてシステムバスへ接続されてい
る。

(ヘ) 発明の効果 本発明によれば、主プロセツサと複数の局所プ
ロセツサを含むデータ処理装置において、プログ
ラム格納用のROMの個数を削減することがで
き、経済性を向上させることが可能となる。ま
た、従来のソフトウエアとの互換性を保つことが
可能となる。

【図面の簡単な説明】

第１図は実施例のデータ処理装置のブロツク
図、第２図は実施例における主要な信号線のタイ
ムチヤートを示す図である。 図中、１は初期起動制御回路、２は主プロセツ
サ、３はROM、４はRAM、５は局所プロセツ
サ、６は直接メモリアクセス制御回路、７は
RAM、８は優先制御回路、９はアドレス変換回
路、１０は電源装置、１１はアドレス変換制御信
号作成回路、１２はシステムバス、１３は局所バ
スである。

Claims (1)

1. 【特許請求の範囲】 １ システムバスに接続される主プロセツサと、
   システムバスに接続されるシステムメモリと、局
   所バスを有する局所プロセツサ群と、 局所バスに接続される局所メモリと、 システムメモリとのデータ転送を局所プロセツ
   サの特定アドレス領域についてのみ行なうために
   局所プロセツサに対応してもうけられる直接メモ
   リアクセス手段と、 電源投入により起動信号を生成する手段とを有
   するデータ処理装置において、 上記起動信号受信から上記局所プロセツサから
   の停止信号受信までの間、上記局所プロセツサの
   アドレスを変換するアドレス変換手段をもうけ、 上記局所プロセツサに、上記アドレス変換手段
   によるアドレス変換後のアドレスによつて上記シ
   ステムメモリを読出させることにより、初期起動
   時において上記主プロセツサと上記局所プロセツ
   サに与えるプログラムを同一のシステムメモリに
   よつて提供するよう構成したことを特徴とするデ
   ータ処理装置の初期起動制御方式。 ２ 上記システムメモリは、システムランダムア
   クセスメモリ（RAM）と、システムリードオン
   リメモリ（ROM）とからなり、上記局所メモリ
   は、局所メモリランダムアクセスメモリ
   （RAM）からなり、初期起動時において、上記
   システムリードオンリメモリ（ROM）に格納さ
   れている局所プロセツサ用プログラムが、上記局
   所プロセツサによつて読出されて実行されること
   により、上記システムリードオンリメモリ
   （ROM）に格納されているプログラム、及びデ
   ータが上記局所ランダムアクセスメモリ
   （RAM）に転送され、格納されるよう制御可能
   な構成を有することを特徴とする特許請求の範囲
   第１項記載のデータ処理装置の初期起動制御方
   式。