JPS6337977B2 - - Google Patents
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- JPS6337977B2 JPS6337977B2 JP9446480A JP9446480A JPS6337977B2 JP S6337977 B2 JPS6337977 B2 JP S6337977B2 JP 9446480 A JP9446480 A JP 9446480A JP 9446480 A JP9446480 A JP 9446480A JP S6337977 B2 JPS6337977 B2 JP S6337977B2
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- digital filter
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- processing circuit
- adder
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- 238000010586 diagram Methods 0.000 description 6
- 238000005070 sampling Methods 0.000 description 3
- 125000004122 cyclic group Chemical group 0.000 description 2
- 230000001934 delay Effects 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/04—Recursive filters
- H03H17/0461—Quantisation; Rounding; Truncation; Overflow oscillations or limit cycles eliminating measures
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Complex Calculations (AREA)
Description
本発明は、伝達関数の零点により決定されるダ
イナミツクレンジに対するオーバーフロー処理を
可能としたデイジタルフイルタ装置に関する。 従来より、乗算器、加算器、遅延回路等より成
るデイジタルフイルタ装置が種々考えられてい
る。例えば、第１図は、零点がＺ＝−１に２重に
存在する２次／２次の巡回形デイジタルフイルタ
装置を示すもので、図中１は乗算器で、外部の例
えばROM（リードオンリメモリ）より係数Ｋが
与えられ、入力データをＫ倍して加算器２に供給
する。この加算器２の出力は単位時間の遅延を行
う遅延回路３に供給されると共に、加算器４に供
給される。更に、この加算器４には、上記遅延回
路３出力が乗算器５にて２倍されて供給され、こ
れ等のデータを加算してその結果データを加算器
６に供給する。 また、上記遅延回路３出力は乗算器７にてb1倍
して加算器８に供給されると共に、単位時間の遅
延を行う遅延回路９に供給される。そして、この
遅延回路９出力は、直接加算器６に供給されると
共に、乗算器１０に供給されb2倍されて加算器８
に与えられる。 加算器８では、上記乗算器７出力と乗算器１０
出力の各々を減算して、加算器２に印加する。従
つて、上記加算器２は、乗算器１出力と加算器８
出力を加算する。 このように構成されたデイジタルフイルタ装置
の出力は、加算器４出力と遅延回路９出力を加算
する上記加算器６の出力であり、従つて、上記デ
イジタルフイルタの伝達関数は Ｈ（ｚ）＝Ｋ（１＋Z-1）2／１＋b1Z-1＋b2Z-2…式
(1) となる。尚、上記デイジタルフイルタの演算処理
は２の補数表現で全てパラレルに行われ、その信
号伝搬ラインもパラレルに設けられている。 然るに、このようなデイジタルフイルタ装置に
おいては、各データが有限ビツト長で表わされる
為、演算結果が常にダイナミツクレンジを越えな
いようにする必要がある。しかして、このデイジ
タルフイルタ装置を外部装置例えばＤ−Ａ変換器
に接続した場合、このデイジタルフイルタ装置に
対する入力信号の絶対値を１未満とした際は、出
力信号の絶対値も１未満であることが望ましく、
そのように外部装置に対する供給信号のダイナミ
ツクレンジを決定した場合は、当然デイジタルフ
イルタ装置の演算のダイナミツクレンジを決定す
る必要がある。従つて、もし、このダイナミツク
レンジを越えると、外部装置がオーバーフローし
てしまうほか、更には、このデイジタルフイルタ
装置も発振状態となるという問題がある。 また、デイジタルフイルタ装置の特性には「ギ
ブスの現象」で知られているように、ある種の波
形のひずみが、一般に生ずるものであり、この
「ギブスの現象」を小さくする為に、デイジタル
フイルタ装置の設計では「窓による設計」等が行
われているが、この方法では、他のある種の波形
ひずみを犠性にして「ギブスの現象」を小さくし
ているにすぎないものであつた。 この発明は、以上の点に鑑みてなされたもの
で、デイジタルフイルタ装置の伝達関数の零点に
応じて、演算のダイナミツクレンジを決定し、こ
のダイナミツクレンジに対するオーバーフローが
生じた場合は、このダイナミツクレンジの最大値
あるいは最小値を選択的に出力して、フイルタの
振幅特性を良好にしたデイジタルフイルタ装置を
提供することを目的とする。 以下、本発明の一実施例につき、図面を参照し
て詳細に説明する。第２図は、本実施例の回路構
成を示すものであるが説明の簡略化の為、第１図
と同一箇所には同一符号を付し、その説明も省略
する。図中１１は桁あふれ処理回路で、その詳細
を説明する前に、この桁あふれ処理回路１１の概
略につき説明する。即ち、入力信号をその絶対値
が１未満のデータであるとして、次の仮定、即ち
「デイジタルフイルタ装置の出力の絶対値は１未
満のデータである。」という仮定をする。 更に、フイルタが安定して動作する為に伝達関
数の極が全てＺ平面上の単位円内にある必要があ
り、その為、上記伝関数の達係数b1，b2は ｜b1｜＜２ …式(2) ｜b2｜＜１ …式(3) でなければならない。 ところで、いま桁あふれ処理回路１１の出力の
絶対値をｄ未満とすると、乗算器５出力の絶対値
は2d未満となり、従つて加算器４出力の絶対値
は3d未満となり、よつて、加算器６出力の絶対
値は4d未満となる。従つて、上記仮定を満足す
るようにするには、上記データｄは、ｄ＝１／４と せざるを得ない。 このように、ｄ＝１／４とすると、このデイジタ ルフイルタ装置の巡回経路内での各データの大き
さは第１表のようになる。
イナミツクレンジに対するオーバーフロー処理を
可能としたデイジタルフイルタ装置に関する。 従来より、乗算器、加算器、遅延回路等より成
るデイジタルフイルタ装置が種々考えられてい
る。例えば、第１図は、零点がＺ＝−１に２重に
存在する２次／２次の巡回形デイジタルフイルタ
装置を示すもので、図中１は乗算器で、外部の例
えばROM（リードオンリメモリ）より係数Ｋが
与えられ、入力データをＫ倍して加算器２に供給
する。この加算器２の出力は単位時間の遅延を行
う遅延回路３に供給されると共に、加算器４に供
給される。更に、この加算器４には、上記遅延回
路３出力が乗算器５にて２倍されて供給され、こ
れ等のデータを加算してその結果データを加算器
６に供給する。 また、上記遅延回路３出力は乗算器７にてb1倍
して加算器８に供給されると共に、単位時間の遅
延を行う遅延回路９に供給される。そして、この
遅延回路９出力は、直接加算器６に供給されると
共に、乗算器１０に供給されb2倍されて加算器８
に与えられる。 加算器８では、上記乗算器７出力と乗算器１０
出力の各々を減算して、加算器２に印加する。従
つて、上記加算器２は、乗算器１出力と加算器８
出力を加算する。 このように構成されたデイジタルフイルタ装置
の出力は、加算器４出力と遅延回路９出力を加算
する上記加算器６の出力であり、従つて、上記デ
イジタルフイルタの伝達関数は Ｈ（ｚ）＝Ｋ（１＋Z-1）2／１＋b1Z-1＋b2Z-2…式
(1) となる。尚、上記デイジタルフイルタの演算処理
は２の補数表現で全てパラレルに行われ、その信
号伝搬ラインもパラレルに設けられている。 然るに、このようなデイジタルフイルタ装置に
おいては、各データが有限ビツト長で表わされる
為、演算結果が常にダイナミツクレンジを越えな
いようにする必要がある。しかして、このデイジ
タルフイルタ装置を外部装置例えばＤ−Ａ変換器
に接続した場合、このデイジタルフイルタ装置に
対する入力信号の絶対値を１未満とした際は、出
力信号の絶対値も１未満であることが望ましく、
そのように外部装置に対する供給信号のダイナミ
ツクレンジを決定した場合は、当然デイジタルフ
イルタ装置の演算のダイナミツクレンジを決定す
る必要がある。従つて、もし、このダイナミツク
レンジを越えると、外部装置がオーバーフローし
てしまうほか、更には、このデイジタルフイルタ
装置も発振状態となるという問題がある。 また、デイジタルフイルタ装置の特性には「ギ
ブスの現象」で知られているように、ある種の波
形のひずみが、一般に生ずるものであり、この
「ギブスの現象」を小さくする為に、デイジタル
フイルタ装置の設計では「窓による設計」等が行
われているが、この方法では、他のある種の波形
ひずみを犠性にして「ギブスの現象」を小さくし
ているにすぎないものであつた。 この発明は、以上の点に鑑みてなされたもの
で、デイジタルフイルタ装置の伝達関数の零点に
応じて、演算のダイナミツクレンジを決定し、こ
のダイナミツクレンジに対するオーバーフローが
生じた場合は、このダイナミツクレンジの最大値
あるいは最小値を選択的に出力して、フイルタの
振幅特性を良好にしたデイジタルフイルタ装置を
提供することを目的とする。 以下、本発明の一実施例につき、図面を参照し
て詳細に説明する。第２図は、本実施例の回路構
成を示すものであるが説明の簡略化の為、第１図
と同一箇所には同一符号を付し、その説明も省略
する。図中１１は桁あふれ処理回路で、その詳細
を説明する前に、この桁あふれ処理回路１１の概
略につき説明する。即ち、入力信号をその絶対値
が１未満のデータであるとして、次の仮定、即ち
「デイジタルフイルタ装置の出力の絶対値は１未
満のデータである。」という仮定をする。 更に、フイルタが安定して動作する為に伝達関
数の極が全てＺ平面上の単位円内にある必要があ
り、その為、上記伝関数の達係数b1，b2は ｜b1｜＜２ …式(2) ｜b2｜＜１ …式(3) でなければならない。 ところで、いま桁あふれ処理回路１１の出力の
絶対値をｄ未満とすると、乗算器５出力の絶対値
は2d未満となり、従つて加算器４出力の絶対値
は3d未満となり、よつて、加算器６出力の絶対
値は4d未満となる。従つて、上記仮定を満足す
るようにするには、上記データｄは、ｄ＝１／４と せざるを得ない。 このように、ｄ＝１／４とすると、このデイジタ ルフイルタ装置の巡回経路内での各データの大き
さは第１表のようになる。
【表】
従つて、桁あふれ処理回路１１に対する入力の
絶対値は7/4未満のデータとなり、桁あふれ処理
回路１１では、この入力データに対し出力データ
の絶対値が1/4未満のデータとなるように制御す
るものである。 以下、この桁あふれ処理回路１１につき第３図
を参照して説明する。この桁あふれ処理回路１１
の入力は、上述したように、その絶対値が7/4未
満である為、小数点以上２ビツト（そのうち上位
ビツトは符号ビツトである。）であり、また、小
数点以下を８ビツトとする。このデータのうち、
小数点以下の第２ビツト以下第８ビツトは、トラ
ンスフアゲート２０〜２６に供給され、小数点以
下第１、第２ビツト及び小数点以上第１ビツト、
第２ビツトはアンドゲート１３へ直接供給される
と共に、インバータ１４〜１７を介してアンドゲ
ート１８に供給される。そして、このアンドゲー
ト１３，１８の出力はオアゲート１９を介して、
上記トランスフアゲート２０〜２６の開成信号と
なると共にインバータ２７を介して後述するトラ
ンスフアゲート３０〜３６の開成信号となる。 即ち、上記トランスフアゲート３０には、上記
入力データの小数点以上第２ビツトである符号ビ
ツトが供給され、上記トランスフアゲート３１〜
３６には上記符号ビツトがインバータ２８にて反
転された信号が各々供給される。 そして、上記オアゲート１９出力が“１”の場
合は、トランスフアゲート２０〜２６の出力が桁
あふれ処理回路１１の出力となり、上記オアゲー
ト１９出力が“０”の場合は、トランスフアゲー
ト３０〜３６の出力が桁あふれ処理回路１１の出
力となる。尚、桁あふれ処理回路１１からは、最
上位ビツトとして符号ビツトが、その第２ビツト
〜第７ビツトとして「2-3」〜「2-8」の重み付け
されたデータが出力される。 次に、以上の如く構成された本実施例の動作に
つき説明する。即ち、加算器８出力及び乗算器１
出力を加算する加算器２の出力データの大きさに
応じて、桁あふれ処理回路１１ではその出力デー
タを制御する。第４図は、その状態を説明したも
ので、例えば第４図Ａの如く、桁あふれ処理回路
１２に対する入力データの絶対値が1/4より小の
際、即ち正の場合は小数点以下第２ビツト以上４
ビツトがオール０であり、負の場合は小数点以下
第２ビツト以上４ビツトがオール１である為、第
３図のアンドゲート１３またはアンドゲート１８
より信号“１”が出力されることになり、従つ
て、トランスフアゲート２０〜２６が開成され、
入力データが、そのまま出力データとなる。 また、第４図Ｂは、桁あふれ処理回路１１に対
する入力データの絶対値が1/4以上1/2未満の場合
であり、このときは、上記オアゲート１９出力は
“０”となる為、トランスフアゲート３０〜３６
が開成されることになる。従つて、この桁あふれ
処理回路１１に対する入力データが正値の場合
は、符号ビツトのみを“０”とし、他のビツトを
全て“１”として、出力することになり、他方、
上記入力データが負値の場合は、符号ビツトのみ
を“１”とし、他のビツトを全て“０”として出
力することになる。よつて、この場合は、桁あふ
れ処理回路１１の出力は、正の場合ダイナミツク
レンジの最大値となり、負の場合ダイナミツクレ
ンジの最小値となる。 更に、第４図Ｃ，Ｄは各々、桁あふれ処理回路
１１に対する入力データの絶対値が1/2以上１未
満の場合と、１以上7/4未満の場合を示すもので
あるが、いずれの場合も、上記第４図Ｂの場合と
同様に、桁あふれ処理回路１１は動作し、その出
力データは正の場合ダイナミツクレンジの最大値
となり、負の場合はダイナミツクレンジの最小値
となるものである。 従つて、第２図に示すデイジタルフイルタで
は、桁あふれ処理回路１１によつて、ダイナミツ
クレンジに対するオーバーフローが防止出来、外
部装置に対するオーバーフローの防止が可能とな
ると共に、デイジタルフイルタ装置の発振動作を
も防止し得るものである。 第５図は、上記実施例のデイジタルフイルタ装
置を、カツトオフ周波数c＝10KHzとし、サンプ
リング周期Ts＝1/64ＫHzとした場合のステツプ
応答と、従来の桁あふれ処理回路を備えていない
デイジタルフイルタ装置の、上記同様の条件にお
けるステツプ応答とを示す図で、図中ａが本実施
例による出力を示し、図中ｂが従来例による出力
を示すものである。また、第６図は、第５図の一
部を拡大したものである。 このように、本実施例のデイジタルフイルタ装
置では出力が１未満に必ずなることにより、オー
バーフローの防止が出来ると共に、「ギブスの現
象」が完全に解消し得、従来例に比べて波形ひず
みが少ないことは明らかである。 次に、本発明を一般の２次／２次の巡回形デイ
ジタルフイルタ装置に適用した第２の実施例につ
き説明する。 即ち、その伝達関数は Ｈ（ｚ）＝Ｋ１＋a1Z-1＋a2Z-2／１＋b1Z-1＋b2Z-2…
式(4) となり、第７図に示すように構成される。尚、説
明の簡略化の為第２図と同一箇所には同一符号を
付し、その説明を省略する。しかして、第７図に
於て、遅延回路９の出力は乗算器１２に供給され
a2倍されて、加算器６に供給されると共に、乗算
器５′は、外部から供給される係数a1を入力デー
タに乗算し、その出力データを加算器４に供給す
る。 従つて、いま加算器６の出力の絶対値を１未満
とした場合、桁あふれ処理回路１１′の出力の絶
対値をd′未満として求める。 即ち、乗算器５′出力の絶対値は、a1d′未満と
なり、従つて、加算器４出力の絶対値は（１＋
a1）d′未満となる。また、乗算器１２出力の絶対
値はa2d′未満となる為、加算器６の出力の絶対値
は結局（１＋a1＋a2）d′未満となるものである。
従つて、上記d′は１／１＋a1＋a2となる。 このように、d′＝１／１＋a1＋a2とすると、この デイジタルフイルタ装置の巡回経路内の各データ
の大きさは、第２表のようになる。
絶対値は7/4未満のデータとなり、桁あふれ処理
回路１１では、この入力データに対し出力データ
の絶対値が1/4未満のデータとなるように制御す
るものである。 以下、この桁あふれ処理回路１１につき第３図
を参照して説明する。この桁あふれ処理回路１１
の入力は、上述したように、その絶対値が7/4未
満である為、小数点以上２ビツト（そのうち上位
ビツトは符号ビツトである。）であり、また、小
数点以下を８ビツトとする。このデータのうち、
小数点以下の第２ビツト以下第８ビツトは、トラ
ンスフアゲート２０〜２６に供給され、小数点以
下第１、第２ビツト及び小数点以上第１ビツト、
第２ビツトはアンドゲート１３へ直接供給される
と共に、インバータ１４〜１７を介してアンドゲ
ート１８に供給される。そして、このアンドゲー
ト１３，１８の出力はオアゲート１９を介して、
上記トランスフアゲート２０〜２６の開成信号と
なると共にインバータ２７を介して後述するトラ
ンスフアゲート３０〜３６の開成信号となる。 即ち、上記トランスフアゲート３０には、上記
入力データの小数点以上第２ビツトである符号ビ
ツトが供給され、上記トランスフアゲート３１〜
３６には上記符号ビツトがインバータ２８にて反
転された信号が各々供給される。 そして、上記オアゲート１９出力が“１”の場
合は、トランスフアゲート２０〜２６の出力が桁
あふれ処理回路１１の出力となり、上記オアゲー
ト１９出力が“０”の場合は、トランスフアゲー
ト３０〜３６の出力が桁あふれ処理回路１１の出
力となる。尚、桁あふれ処理回路１１からは、最
上位ビツトとして符号ビツトが、その第２ビツト
〜第７ビツトとして「2-3」〜「2-8」の重み付け
されたデータが出力される。 次に、以上の如く構成された本実施例の動作に
つき説明する。即ち、加算器８出力及び乗算器１
出力を加算する加算器２の出力データの大きさに
応じて、桁あふれ処理回路１１ではその出力デー
タを制御する。第４図は、その状態を説明したも
ので、例えば第４図Ａの如く、桁あふれ処理回路
１２に対する入力データの絶対値が1/4より小の
際、即ち正の場合は小数点以下第２ビツト以上４
ビツトがオール０であり、負の場合は小数点以下
第２ビツト以上４ビツトがオール１である為、第
３図のアンドゲート１３またはアンドゲート１８
より信号“１”が出力されることになり、従つ
て、トランスフアゲート２０〜２６が開成され、
入力データが、そのまま出力データとなる。 また、第４図Ｂは、桁あふれ処理回路１１に対
する入力データの絶対値が1/4以上1/2未満の場合
であり、このときは、上記オアゲート１９出力は
“０”となる為、トランスフアゲート３０〜３６
が開成されることになる。従つて、この桁あふれ
処理回路１１に対する入力データが正値の場合
は、符号ビツトのみを“０”とし、他のビツトを
全て“１”として、出力することになり、他方、
上記入力データが負値の場合は、符号ビツトのみ
を“１”とし、他のビツトを全て“０”として出
力することになる。よつて、この場合は、桁あふ
れ処理回路１１の出力は、正の場合ダイナミツク
レンジの最大値となり、負の場合ダイナミツクレ
ンジの最小値となる。 更に、第４図Ｃ，Ｄは各々、桁あふれ処理回路
１１に対する入力データの絶対値が1/2以上１未
満の場合と、１以上7/4未満の場合を示すもので
あるが、いずれの場合も、上記第４図Ｂの場合と
同様に、桁あふれ処理回路１１は動作し、その出
力データは正の場合ダイナミツクレンジの最大値
となり、負の場合はダイナミツクレンジの最小値
となるものである。 従つて、第２図に示すデイジタルフイルタで
は、桁あふれ処理回路１１によつて、ダイナミツ
クレンジに対するオーバーフローが防止出来、外
部装置に対するオーバーフローの防止が可能とな
ると共に、デイジタルフイルタ装置の発振動作を
も防止し得るものである。 第５図は、上記実施例のデイジタルフイルタ装
置を、カツトオフ周波数c＝10KHzとし、サンプ
リング周期Ts＝1/64ＫHzとした場合のステツプ
応答と、従来の桁あふれ処理回路を備えていない
デイジタルフイルタ装置の、上記同様の条件にお
けるステツプ応答とを示す図で、図中ａが本実施
例による出力を示し、図中ｂが従来例による出力
を示すものである。また、第６図は、第５図の一
部を拡大したものである。 このように、本実施例のデイジタルフイルタ装
置では出力が１未満に必ずなることにより、オー
バーフローの防止が出来ると共に、「ギブスの現
象」が完全に解消し得、従来例に比べて波形ひず
みが少ないことは明らかである。 次に、本発明を一般の２次／２次の巡回形デイ
ジタルフイルタ装置に適用した第２の実施例につ
き説明する。 即ち、その伝達関数は Ｈ（ｚ）＝Ｋ１＋a1Z-1＋a2Z-2／１＋b1Z-1＋b2Z-2…
式(4) となり、第７図に示すように構成される。尚、説
明の簡略化の為第２図と同一箇所には同一符号を
付し、その説明を省略する。しかして、第７図に
於て、遅延回路９の出力は乗算器１２に供給され
a2倍されて、加算器６に供給されると共に、乗算
器５′は、外部から供給される係数a1を入力デー
タに乗算し、その出力データを加算器４に供給す
る。 従つて、いま加算器６の出力の絶対値を１未満
とした場合、桁あふれ処理回路１１′の出力の絶
対値をd′未満として求める。 即ち、乗算器５′出力の絶対値は、a1d′未満と
なり、従つて、加算器４出力の絶対値は（１＋
a1）d′未満となる。また、乗算器１２出力の絶対
値はa2d′未満となる為、加算器６の出力の絶対値
は結局（１＋a1＋a2）d′未満となるものである。
従つて、上記d′は１／１＋a1＋a2となる。 このように、d′＝１／１＋a1＋a2とすると、この デイジタルフイルタ装置の巡回経路内の各データ
の大きさは、第２表のようになる。
【表】
従つて、桁あふれ処理回路１１′に対する入力
の絶対値は４＋a1＋a2／１＋a1＋a2未満のデータとなる
が、 桁あふれ処理回路１１′では、上記実施例同様、
出力データの絶対値が１／１＋a1＋a2未満のデータ となるように制御する。 即ち、この桁あふれ処理回路１１′では、その
入力データの絶対値が１／１＋a1＋a2未満の場合は、 入力データをそのまま出力し、上記入力データの
絶対値が１／１＋a1＋a2以上４＋a1＋a2／１＋a1＋a2未
満の場 合、正値の際は最大値（１／１＋a1＋a2に最も近い 値）を、負値の際は最小値（−１／１＋a1＋a2に最 も近い値）を各々選択出力するものである。尚、
その詳細な回路構成については省略する。 更に、本発明の第１、第２実施例において、よ
り効果的にデイジタルフイルタ装置を動作せしめ
るには、ナイキストのサンプリング定理に基きサ
ンプリング周波数をs（＝１／Ts）とした時、フ
イルタの入力はs／２以上の周波数成分は含まな
いようにすればよく、さらに折返しひずみとの関
係から、フイルタの入力周波数成分をs／４で制
限すると、一層効果的である。 尚、上記実施例は、本発明を２次／２次のデイ
ジタルフイルタ装置に適用したものであつたが、
この発明は、それに限定されるものではなく、伝
達関数が Ｈ（ｚ）＝Ｋ・１＋a1Z-1＋a2Z-2…＋anZ-m／１＋b1Z
-1＋b2Z-2…＋boZ-n で表現されるより高次のデイジタルフイルタ装置
に適用し得るものであり、その場合、桁あふれ処
理回路では、伝達関数の零点に基き、ダイナミツ
クレンジを決定し、ダイナミツクレンジを越える
入力に対しては、最大値あるいは最小値を出力す
るようにすれば良い。 また、１つのデイジタルフイルタ装置に対し、
外部ROMから係数を供給して、種々の特性を有
するフイルタを生成する場合は、上記桁あふれ処
理回路において伝達関数の零点を決定する係数デ
ータから、最大値および最小値を算出して、ダイ
ナミツクレンジを決定し、このダイナミツクレン
ジ内に入力データが存する場合は、入力データを
桁あふれ回路の出力とし、上記ダイナミツクレン
ジ内に上記入力データが存しない場合、入力デー
タが正値の際は上記演算で算出した最大値を、入
力データが負値の際は上記演算で算出した最小値
を各々出力するように制御すれば良い。 更に、桁あふれ処理回路を設ける経路位置も、
必要に応じて種々変更し得ることは勿論である。 加えて、上記実施例は、パラレル演算により動
作するデイジタルフイルタ装置に本発明を適用し
たものであるが、シリアル演算により動作するデ
イジタルフイルタ装置に本発明を適用し得ること
は勿論であり、その場合は桁あふれ処理回路の構
成がシリアル演算に適した回路構成となることは
勿論である。 以上詳述した如く、本発明のデイジタルフイル
タ装置は、デイジタルフイルタ装置の伝達関数の
零点に応じて、演算のダイナミツクレンジを決定
し、このダイナミツクレンジに対してオーバーフ
ローが生じた場合は、このダイナミツクレンジの
最大値あるいは最小値を選択的に出力するように
した為、このデイジタルフイルタ装置を接続する
外部機器におけるオーバーフローを防止し得ると
共に、デイジタルフイルタ装置のオーバーフロー
による発振動作を防止し得、また、フイルタの特
性を悪化させることなく「ギブスの現象」を小さ
くすることが出来、フイルタの振幅特性の向上が
はかれ、更に、ダイナミツクレンジが決定される
為、固定小数点演算に非常に有効である等の優れ
た効果を奏するものである。
の絶対値は４＋a1＋a2／１＋a1＋a2未満のデータとなる
が、 桁あふれ処理回路１１′では、上記実施例同様、
出力データの絶対値が１／１＋a1＋a2未満のデータ となるように制御する。 即ち、この桁あふれ処理回路１１′では、その
入力データの絶対値が１／１＋a1＋a2未満の場合は、 入力データをそのまま出力し、上記入力データの
絶対値が１／１＋a1＋a2以上４＋a1＋a2／１＋a1＋a2未
満の場 合、正値の際は最大値（１／１＋a1＋a2に最も近い 値）を、負値の際は最小値（−１／１＋a1＋a2に最 も近い値）を各々選択出力するものである。尚、
その詳細な回路構成については省略する。 更に、本発明の第１、第２実施例において、よ
り効果的にデイジタルフイルタ装置を動作せしめ
るには、ナイキストのサンプリング定理に基きサ
ンプリング周波数をs（＝１／Ts）とした時、フ
イルタの入力はs／２以上の周波数成分は含まな
いようにすればよく、さらに折返しひずみとの関
係から、フイルタの入力周波数成分をs／４で制
限すると、一層効果的である。 尚、上記実施例は、本発明を２次／２次のデイ
ジタルフイルタ装置に適用したものであつたが、
この発明は、それに限定されるものではなく、伝
達関数が Ｈ（ｚ）＝Ｋ・１＋a1Z-1＋a2Z-2…＋anZ-m／１＋b1Z
-1＋b2Z-2…＋boZ-n で表現されるより高次のデイジタルフイルタ装置
に適用し得るものであり、その場合、桁あふれ処
理回路では、伝達関数の零点に基き、ダイナミツ
クレンジを決定し、ダイナミツクレンジを越える
入力に対しては、最大値あるいは最小値を出力す
るようにすれば良い。 また、１つのデイジタルフイルタ装置に対し、
外部ROMから係数を供給して、種々の特性を有
するフイルタを生成する場合は、上記桁あふれ処
理回路において伝達関数の零点を決定する係数デ
ータから、最大値および最小値を算出して、ダイ
ナミツクレンジを決定し、このダイナミツクレン
ジ内に入力データが存する場合は、入力データを
桁あふれ回路の出力とし、上記ダイナミツクレン
ジ内に上記入力データが存しない場合、入力デー
タが正値の際は上記演算で算出した最大値を、入
力データが負値の際は上記演算で算出した最小値
を各々出力するように制御すれば良い。 更に、桁あふれ処理回路を設ける経路位置も、
必要に応じて種々変更し得ることは勿論である。 加えて、上記実施例は、パラレル演算により動
作するデイジタルフイルタ装置に本発明を適用し
たものであるが、シリアル演算により動作するデ
イジタルフイルタ装置に本発明を適用し得ること
は勿論であり、その場合は桁あふれ処理回路の構
成がシリアル演算に適した回路構成となることは
勿論である。 以上詳述した如く、本発明のデイジタルフイル
タ装置は、デイジタルフイルタ装置の伝達関数の
零点に応じて、演算のダイナミツクレンジを決定
し、このダイナミツクレンジに対してオーバーフ
ローが生じた場合は、このダイナミツクレンジの
最大値あるいは最小値を選択的に出力するように
した為、このデイジタルフイルタ装置を接続する
外部機器におけるオーバーフローを防止し得ると
共に、デイジタルフイルタ装置のオーバーフロー
による発振動作を防止し得、また、フイルタの特
性を悪化させることなく「ギブスの現象」を小さ
くすることが出来、フイルタの振幅特性の向上が
はかれ、更に、ダイナミツクレンジが決定される
為、固定小数点演算に非常に有効である等の優れ
た効果を奏するものである。
第１図は従来のデイジタルフイルタ装置の回路
構成を示す図、第２図は、本発明の第１の実施例
の回路構成を示す図、第３図は第２図の桁あふれ
処理回路の詳細を示す図、第４図は、本実施例の
動作を説明する為の図、第５図及び第６図は、本
実施例のデイジタルフイルタ装置のステツプ応答
と、従来のデイジタルフイルタ装置のステツプ応
答とを比較する為の出力図、第７図は、本発明の
第２の実施例の回路構成を示す図である。 １，５，７，１０，１２……乗算器、２，４，
６，８……加算器、３，９……遅延回路、１１，
１１′……桁あふれ処理回路、１３，１８……ア
ンドゲート、２０〜２６，３０〜３６……トラン
スフアゲート。
構成を示す図、第２図は、本発明の第１の実施例
の回路構成を示す図、第３図は第２図の桁あふれ
処理回路の詳細を示す図、第４図は、本実施例の
動作を説明する為の図、第５図及び第６図は、本
実施例のデイジタルフイルタ装置のステツプ応答
と、従来のデイジタルフイルタ装置のステツプ応
答とを比較する為の出力図、第７図は、本発明の
第２の実施例の回路構成を示す図である。 １，５，７，１０，１２……乗算器、２，４，
６，８……加算器、３，９……遅延回路、１１，
１１′……桁あふれ処理回路、１３，１８……ア
ンドゲート、２０〜２６，３０〜３６……トラン
スフアゲート。
Claims (1)
- 【特許請求の範囲】 １ 伝達関数が Ｈ（ｚ）＝Ｋ・１＋a1Z-1＋a2Z-2…＋anZ-m／１＋b1Z
-1＋b2Z-2…＋boZ-n で表現されるデイジタルフイルタ装置に於て、 該デイジタルフイルタ装置の伝達関数の零点を
決定する上記伝達関数の係数an（ｍ＝１，２，…
ｍ）に基いて設定される上記デイジタルフイルタ
装置の入力段の信号のダイナミツクレンジに対し
て、上記入力段の信号の正または負のオーバーフ
ローを検出する検出手段と、 該検出手段で上記正のオーバーフローが検出さ
れた際、上記デイジタルフイルタ装置の入力段に
上記ダイナミツクレンジの最大値を出力すると共
に、上記負のオーバーフローが検出された際、上
記デイジタルフイルタ装置の入力段に上記ダイナ
ミツクレンジの最小値を出力する最大値／最小値
出力手段と を具備したことを特徴とするデイジタルフイルタ
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9446480A JPS5720013A (en) | 1980-07-09 | 1980-07-09 | Digital filter device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9446480A JPS5720013A (en) | 1980-07-09 | 1980-07-09 | Digital filter device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5720013A JPS5720013A (en) | 1982-02-02 |
| JPS6337977B2 true JPS6337977B2 (ja) | 1988-07-27 |
Family
ID=14110993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9446480A Granted JPS5720013A (en) | 1980-07-09 | 1980-07-09 | Digital filter device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5720013A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3833884B2 (ja) | 2000-09-27 | 2006-10-18 | 株式会社東芝 | ディジタルフィルタ |
-
1980
- 1980-07-09 JP JP9446480A patent/JPS5720013A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5720013A (en) | 1982-02-02 |
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