JPS6337978B2 - - Google Patents
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- Publication number
- JPS6337978B2 JPS6337978B2 JP55094465A JP9446580A JPS6337978B2 JP S6337978 B2 JPS6337978 B2 JP S6337978B2 JP 55094465 A JP55094465 A JP 55094465A JP 9446580 A JP9446580 A JP 9446580A JP S6337978 B2 JPS6337978 B2 JP S6337978B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- digital filter
- overflow
- adder
- dynamic range
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000001514 detection method Methods 0.000 claims description 3
- 230000010355 oscillation Effects 0.000 description 4
- 230000001934 delay Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 125000004122 cyclic group Chemical group 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/04—Recursive filters
- H03H17/0461—Quantisation; Rounding; Truncation; Overflow oscillations or limit cycles eliminating measures
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】
本発明はデイジタルフイルタの桁あふれ処理装
置に関する。
置に関する。
従来より、乗算器、加算器、遅延回路等より成
るデイジタルフイルタが種々考えられている。例
えば、第１図は、２次／２次の巡回形デイジタル
フイルタを示すもので、図中１は乗算器で、外部
の例えばROM（リードオンリメモリ）より係数
Ｋが与えられ、入力データをＫ倍して加算器２に
供給する。この加算器２の出力は単位時間の遅延
を行う遅延回路３に供給されると共に、加算器４
に供給される。更に、この加算器４には、上記遅
延回路３出力が乗算器５にてa1倍されて供給さ
れ、これ等のデータを加算してその結果データを
加算器６に供給する。
るデイジタルフイルタが種々考えられている。例
えば、第１図は、２次／２次の巡回形デイジタル
フイルタを示すもので、図中１は乗算器で、外部
の例えばROM（リードオンリメモリ）より係数
Ｋが与えられ、入力データをＫ倍して加算器２に
供給する。この加算器２の出力は単位時間の遅延
を行う遅延回路３に供給されると共に、加算器４
に供給される。更に、この加算器４には、上記遅
延回路３出力が乗算器５にてa1倍されて供給さ
れ、これ等のデータを加算してその結果データを
加算器６に供給する。
また、上記遅延回路３出力は乗算器７にてb1倍
して加算器８に供給されると共に、単位時間の遅
延を行う遅延回路９に供給される。そして、この
遅延回路９出力は、乗算器１０に供給され、a2倍
されて加算器６に供給されると共に、乗算器１１
に供給されb2倍されて加算器８に与えられる。
して加算器８に供給されると共に、単位時間の遅
延を行う遅延回路９に供給される。そして、この
遅延回路９出力は、乗算器１０に供給され、a2倍
されて加算器６に供給されると共に、乗算器１１
に供給されb2倍されて加算器８に与えられる。
加算器８では、上記乗算器７出力と乗算器１１
出力の各々を減算して、加算器２に印加する。従
つて、上記加算器２は、乗算器１出力と加算器８
出力を加算する。
出力の各々を減算して、加算器２に印加する。従
つて、上記加算器２は、乗算器１出力と加算器８
出力を加算する。
このように構成されたデイジタルフイルタの出
力は、加算器４出力と乗算器１０出力を加算する
上記加算器６の出力であり、従つて、上記デイジ
タルフイルタの伝達関数は Ｈ（ｚ）＝Ｋ１＋a1Z-1＋a2Z-2／１＋b1Z-1＋b2Z-2…
式(1) となる。尚、上記デイジタルフイルタの演算処理
は２の補数表現で全てパラレルに行われ、その信
号伝搬ラインもパラレルに設けられている。
力は、加算器４出力と乗算器１０出力を加算する
上記加算器６の出力であり、従つて、上記デイジ
タルフイルタの伝達関数は Ｈ（ｚ）＝Ｋ１＋a1Z-1＋a2Z-2／１＋b1Z-1＋b2Z-2…
式(1) となる。尚、上記デイジタルフイルタの演算処理
は２の補数表現で全てパラレルに行われ、その信
号伝搬ラインもパラレルに設けられている。
然るに、このようなデイジタルフイルタにおい
ては、各データが有限ビツト長で表わされる為、
演算結果が常にダイナミツクレンジを越えないよ
うにする必要があり、今の場合、デイジタルフイ
ルタの巡回経路例えば加算器２で桁あふれをおこ
した場合は、フイルタは発振状態となり、非常に
不都合を生ずるものであつた。
ては、各データが有限ビツト長で表わされる為、
演算結果が常にダイナミツクレンジを越えないよ
うにする必要があり、今の場合、デイジタルフイ
ルタの巡回経路例えば加算器２で桁あふれをおこ
した場合は、フイルタは発振状態となり、非常に
不都合を生ずるものであつた。
この発明は以上の点に鑑みてなされたもので、
デイジタルフイルタにおいて、処理データのオー
バーフローによりデイジタルフイルタが発振動作
をするのを防止するデイジタルフイルタの桁あふ
れ処理装置を提供することを目的とする。
デイジタルフイルタにおいて、処理データのオー
バーフローによりデイジタルフイルタが発振動作
をするのを防止するデイジタルフイルタの桁あふ
れ処理装置を提供することを目的とする。
以下、本発明の一実施例につき、図面を参照し
て詳細に説明する。第２図は、本実施例の回路構
成を示すものであるが、説明の簡略化の為、第１
図と同一箇所には同一符号を付し、その説明を省
略する。図中１２は桁あふれ処理回路で、その詳
細を説明する前に、この桁あふれ処理回路１２の
概略につき説明する。即ち、入力信号をその絶対
値が１未満のデータであるとして、次の仮定、即
ち「桁あふれ処理回路１２の出力の絶対値は１未
満のデータである。」という仮定をする。
て詳細に説明する。第２図は、本実施例の回路構
成を示すものであるが、説明の簡略化の為、第１
図と同一箇所には同一符号を付し、その説明を省
略する。図中１２は桁あふれ処理回路で、その詳
細を説明する前に、この桁あふれ処理回路１２の
概略につき説明する。即ち、入力信号をその絶対
値が１未満のデータであるとして、次の仮定、即
ち「桁あふれ処理回路１２の出力の絶対値は１未
満のデータである。」という仮定をする。
更に、フイルタが安定して動作する為に、伝達
関数の極が全てＺ平面上の単位円内にある必要が
あり、その為、上記伝達関数の係数b1，b2は ｜b1｜＜２ …式(2) ｜b2｜＜１ …式(3) でなければならず、更に、係数Ｋは、 ｜Ｋ｜＜１ …式(4) でなければならない。
関数の極が全てＺ平面上の単位円内にある必要が
あり、その為、上記伝達関数の係数b1，b2は ｜b1｜＜２ …式(2) ｜b2｜＜１ …式(3) でなければならず、更に、係数Ｋは、 ｜Ｋ｜＜１ …式(4) でなければならない。
従つて、乗算器１の出力はその絶対値が必ず１
未満となり、上記仮定により乗算器７の出力はそ
の絶対値が必ず２未満となり、また乗算器１１の
出力はその絶対値が１未満であり、従つて加算器
８出力の絶対値は３未満となる。その為、加算器
２の出力は、乗算器１出力及び加算器８出力の絶
対値がそれぞれ１未満、３未満である為、４未満
のデータとなる。
未満となり、上記仮定により乗算器７の出力はそ
の絶対値が必ず２未満となり、また乗算器１１の
出力はその絶対値が１未満であり、従つて加算器
８出力の絶対値は３未満となる。その為、加算器
２の出力は、乗算器１出力及び加算器８出力の絶
対値がそれぞれ１未満、３未満である為、４未満
のデータとなる。
よつて、上記加算器２出力は符号ビツトも含め
小数点以上３ビツト構成となるが、このデータに
対し、桁あふれ処理回路１２は、上記仮定を満足
するように、その出力データの絶対値が１未満の
データとなるように制御するものである。
小数点以上３ビツト構成となるが、このデータに
対し、桁あふれ処理回路１２は、上記仮定を満足
するように、その出力データの絶対値が１未満の
データとなるように制御するものである。
以下、この桁あふれ処理回路１２につき第３図
を参照して説明する。この桁あふれ処理回路１２
の入力は、上述した如く、小数点以上３ビツトで
あり、また小数点以下を７ビツトとする。このデ
ータのうち、小数点以上第１ビツトから、小数点
以下全ビツトは、トランスフアゲート２０〜２７
に供給され、小数点以上第１、第２、第３ビツト
はアンドゲート１３へ直接供給されると共に、イ
ンバータ１４〜１６を介してアンドゲート１７に
供給される。そして、このアンドゲート１３，１
７の出力はオアゲート１８を介して、上記トラン
スフアゲート２０〜２７の開成信号となると共
に、インバータ１９を介して後述するトランスフ
アゲート３０〜３７の開成信号となる。
を参照して説明する。この桁あふれ処理回路１２
の入力は、上述した如く、小数点以上３ビツトで
あり、また小数点以下を７ビツトとする。このデ
ータのうち、小数点以上第１ビツトから、小数点
以下全ビツトは、トランスフアゲート２０〜２７
に供給され、小数点以上第１、第２、第３ビツト
はアンドゲート１３へ直接供給されると共に、イ
ンバータ１４〜１６を介してアンドゲート１７に
供給される。そして、このアンドゲート１３，１
７の出力はオアゲート１８を介して、上記トラン
スフアゲート２０〜２７の開成信号となると共
に、インバータ１９を介して後述するトランスフ
アゲート３０〜３７の開成信号となる。
即ち、上記トランスフアゲート３０には、上記
入力データの小数点以上第３ビツトである符号ビ
ツトが供給され、上記トランスフアゲート３１〜
３７には上記符号ビツトがインバータ４０にて反
転された信号が供給される。
入力データの小数点以上第３ビツトである符号ビ
ツトが供給され、上記トランスフアゲート３１〜
３７には上記符号ビツトがインバータ４０にて反
転された信号が供給される。
そして、上記オアゲート１８出力が“１”の場
合は、トランスフアゲート２０〜２７の出力が桁
あふれ処理回路１２の出力となり、上記オアゲー
ト１８出力が“０”の場合は、トランスフアゲー
ト３０〜３７の出力が桁あふれ処理回路１２の出
力となる。
合は、トランスフアゲート２０〜２７の出力が桁
あふれ処理回路１２の出力となり、上記オアゲー
ト１８出力が“０”の場合は、トランスフアゲー
ト３０〜３７の出力が桁あふれ処理回路１２の出
力となる。
次に、以上の如く構成された本実施例の動作に
つき説明する。即ち、加算器８出力及び乗算器１
出力を加算する加算器２の出力データの大きさに
応じて、桁あふれ処理回路１２ではその出力デー
タを制御する。第４図は、その状態を説明したも
ので、例えば第４図Ａの如く、桁あふれ処理１２
に対する入力データの絶対値が１より小の際、即
ち正の場合は小数点以上３ビツトがオール０であ
り、負の場合は小数点以上３ビツトがオール１で
ある為、第３図のアンドゲート１３またはアンド
ゲート１７より信号“１”が出力されることにな
り、従つて、トランスフアゲート２０〜２７が開
成され、入力データが、そのまま出力データとな
る。
つき説明する。即ち、加算器８出力及び乗算器１
出力を加算する加算器２の出力データの大きさに
応じて、桁あふれ処理回路１２ではその出力デー
タを制御する。第４図は、その状態を説明したも
ので、例えば第４図Ａの如く、桁あふれ処理１２
に対する入力データの絶対値が１より小の際、即
ち正の場合は小数点以上３ビツトがオール０であ
り、負の場合は小数点以上３ビツトがオール１で
ある為、第３図のアンドゲート１３またはアンド
ゲート１７より信号“１”が出力されることにな
り、従つて、トランスフアゲート２０〜２７が開
成され、入力データが、そのまま出力データとな
る。
また、第４図Ｂは、桁あふれ処理回路１２に対
する入力データの絶対値が１以上２未満の場合で
あり、このときは、上記オアゲート１８出力は
“０”となる為、トランスフアゲート３０〜３７
が開成されることになる。従つて、この桁あふれ
処理回路１２に対する入力データが正値の場合
は、符号ビツトのみを“０”とし、他のビツトを
全て“１”として、出力することになり、他方、
上記入力データが負値の場合は、符号ビツトのみ
を“１”とし、他のビツトを全て“０”として出
力することになる。よつて、この場合は、桁あふ
れ処理回路１２の出力は、正の場合ダイナミツク
レンジの最大値となり、負の場合、ダイナミツク
レンジの最小値となる。
する入力データの絶対値が１以上２未満の場合で
あり、このときは、上記オアゲート１８出力は
“０”となる為、トランスフアゲート３０〜３７
が開成されることになる。従つて、この桁あふれ
処理回路１２に対する入力データが正値の場合
は、符号ビツトのみを“０”とし、他のビツトを
全て“１”として、出力することになり、他方、
上記入力データが負値の場合は、符号ビツトのみ
を“１”とし、他のビツトを全て“０”として出
力することになる。よつて、この場合は、桁あふ
れ処理回路１２の出力は、正の場合ダイナミツク
レンジの最大値となり、負の場合、ダイナミツク
レンジの最小値となる。
更に、第４図Ｃ，Ｄは各々、桁あふれ処理回路
１２に対する入力データの絶対値が２以上３未満
の場合と、３以上４未満の場合を示すものである
が、いずれの場合も、上記第４図Ｂの場合と同様
に、桁あふれ処理回路１２は動作し、その出力デ
ータは正の場合ダイナミツクレンジの最大値とな
り、負の場合はダイナミツクレンジの最小値とな
るものである。
１２に対する入力データの絶対値が２以上３未満
の場合と、３以上４未満の場合を示すものである
が、いずれの場合も、上記第４図Ｂの場合と同様
に、桁あふれ処理回路１２は動作し、その出力デ
ータは正の場合ダイナミツクレンジの最大値とな
り、負の場合はダイナミツクレンジの最小値とな
るものである。
従つて、第２図に示すデイジタルフイルタで
は、桁あふれ処理回路１２によつて、オーバーフ
ローが防止出来、よつてフイルタの発振を防止す
ることが可能となる。
は、桁あふれ処理回路１２によつて、オーバーフ
ローが防止出来、よつてフイルタの発振を防止す
ることが可能となる。
尚、上記実施例では、本発明を２次／２次の巡
回型デイジタルフイルタに適用したものである
が、本発明は、伝達関数が Ｈ（ｚ）＝Ｋ・１＋a1Z-1＋a2Z-2…＋anZ-m／１＋b1Z
-1＋b2Z-2…＋boZ-n で表現されるより高次のデイジタルフイルタにも
同様に適用し得ることは勿論であり、また、桁あ
ふれ処理回路を設ける経路位置も、必要に応じて
種々変更し得ることは勿論である。
回型デイジタルフイルタに適用したものである
が、本発明は、伝達関数が Ｈ（ｚ）＝Ｋ・１＋a1Z-1＋a2Z-2…＋anZ-m／１＋b1Z
-1＋b2Z-2…＋boZ-n で表現されるより高次のデイジタルフイルタにも
同様に適用し得ることは勿論であり、また、桁あ
ふれ処理回路を設ける経路位置も、必要に応じて
種々変更し得ることは勿論である。
以上詳細に説明した如く、本発明のデイジタル
フイルタの桁あふれ処理装置は、伝達関数の極
が、Ｚ平面の単位円内に存在するための条件によ
り決定されるデイジタルフイルタの入力段の信号
のダイナミツクレンジに対するオーバーフローを
検出し、その検出結果に基き、正の場合ダイナミ
ツクレンジの最大値、負の場合ダイナミツクレン
ジの最小値を出力して桁あふれ処理を行うように
した為、簡単な回路を付加するのみで、デイジタ
ルフイルタの桁あふれによる発振動作を防止し得
ると共に、予めダイナミツクレンジが決定される
為固定小数点演算に非常に有効である等、優れた
効果を奏するものである。
フイルタの桁あふれ処理装置は、伝達関数の極
が、Ｚ平面の単位円内に存在するための条件によ
り決定されるデイジタルフイルタの入力段の信号
のダイナミツクレンジに対するオーバーフローを
検出し、その検出結果に基き、正の場合ダイナミ
ツクレンジの最大値、負の場合ダイナミツクレン
ジの最小値を出力して桁あふれ処理を行うように
した為、簡単な回路を付加するのみで、デイジタ
ルフイルタの桁あふれによる発振動作を防止し得
ると共に、予めダイナミツクレンジが決定される
為固定小数点演算に非常に有効である等、優れた
効果を奏するものである。
第１図は、従来のデイジタルフイルタの回路構
成を示す図、第２図乃至第４図は本発明の一実施
例を示し、第２図は本実施例のデイジタルフイル
タの回路構成図、第３図は、第２図の桁あふれ処
理回路１２の詳細を示す図、第４図は本実施例の
動作を説明する為の図である。 １，５，７，１０，１１……乗算器、２，４，
６，８……加算器、３，９……遅延回路、１２…
…桁あふれ処理回路、１３，１７……アンドゲー
ト、２０〜２７，３０〜３７……トランスフアゲ
ート。
成を示す図、第２図乃至第４図は本発明の一実施
例を示し、第２図は本実施例のデイジタルフイル
タの回路構成図、第３図は、第２図の桁あふれ処
理回路１２の詳細を示す図、第４図は本実施例の
動作を説明する為の図である。 １，５，７，１０，１１……乗算器、２，４，
６，８……加算器、３，９……遅延回路、１２…
…桁あふれ処理回路、１３，１７……アンドゲー
ト、２０〜２７，３０〜３７……トランスフアゲ
ート。
Claims (1)
- 【特許請求の範囲】 １ 伝達関数が Ｈ（ｚ）＝Ｋ・１＋a1Z-1＋a2Z-2…＋anZ-m／１＋b1Z
-1＋b2Z-2…＋boZ-n で表現されるデイジタルフイルタに於て、 該デイジタルフイルタの伝達関数の係数bo（ｎ
＝１，２，…ｎ）に基いて設定される伝達関数の
極が、Ｚ平面の単位円内に存在するための条件に
より決定される上記デイジタルフイルタの入力段
の信号のダイナミツクレンジに対して、上記入力
段の信号の正または負のオーバーフローを検出す
る検出手段と、 該検出手段で上記正のオーバーフローが検出さ
れた際、上記デイジタルフイルタの入力段に上記
ダイナミツクレンジの最大値を出力すると共に、
上記負のオーバーフローが検出された際、上記デ
イジタルフイルタの入力段に上記ダイナミツクレ
ンジの最小値を出力する最大値／最小値出力手段
と を具備したことを特徴とするデイジタルフイルタ
の桁あふれ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9446580A JPS5720014A (en) | 1980-07-09 | 1980-07-09 | Digit overflow processor of digital filter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9446580A JPS5720014A (en) | 1980-07-09 | 1980-07-09 | Digit overflow processor of digital filter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5720014A JPS5720014A (en) | 1982-02-02 |
| JPS6337978B2 true JPS6337978B2 (ja) | 1988-07-27 |
Family
ID=14111020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9446580A Granted JPS5720014A (en) | 1980-07-09 | 1980-07-09 | Digit overflow processor of digital filter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5720014A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3833884B2 (ja) | 2000-09-27 | 2006-10-18 | 株式会社東芝 | ディジタルフィルタ |
-
1980
- 1980-07-09 JP JP9446580A patent/JPS5720014A/ja active Granted
Non-Patent Citations (1)
| Title |
|---|
| IEEE TRANSACTIONS ON CIRCUIT THEORY=1971 * |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5720014A (en) | 1982-02-02 |
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