JPS6340410A - 信号制御回路 - Google Patents
信号制御回路Info
- Publication number
- JPS6340410A JPS6340410A JP61185559A JP18555986A JPS6340410A JP S6340410 A JPS6340410 A JP S6340410A JP 61185559 A JP61185559 A JP 61185559A JP 18555986 A JP18555986 A JP 18555986A JP S6340410 A JPS6340410 A JP S6340410A
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- JP
- Japan
- Prior art keywords
- gate
- signal
- input
- terminal
- circuit
- Prior art date
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- Pending
Links
- 230000007257 malfunction Effects 0.000 abstract description 6
- 230000007704 transition Effects 0.000 abstract 3
- 230000001052 transient effect Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 238000001514 detection method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＭＯ８集積回路に関し、特に、複数の信号の
同時変化を回避する信号制御回路に関する。
同時変化を回避する信号制御回路に関する。
一般に大規模な集積回路では入力信号の同時変化により
回路内部に誤動作が発生する恐れがある。
回路内部に誤動作が発生する恐れがある。
例えば、フリップフロップを含む回路があるタイミング
でデータ入力とクロック入力とが同時変化した場合、テ
ータ読み込みか、データ保持か不定になることがあシ、
これを避けるため第５図のように遅延回路を設は入力の
同時変化を避けていた。
でデータ入力とクロック入力とが同時変化した場合、テ
ータ読み込みか、データ保持か不定になることがあシ、
これを避けるため第５図のように遅延回路を設は入力の
同時変化を避けていた。
上述した従来の遅延回路を設ける例では、常に同じ遅延
時間がかかり極めて無駄であった。又、入力信号の変化
の位相がランダムである場合、固定の遅延回路だけでは
解決できなかった。
時間がかかり極めて無駄であった。又、入力信号の変化
の位相がランダムである場合、固定の遅延回路だけでは
解決できなかった。
本発明は以上のように常に遅延時間がかかることなく、
又、入力信号の変化の位相がランダムである場合でも、
入力の同時変化が起きたときのみ入力の同時変化を避け
、回路の誤動作を防止することのできる信号制御回路を
提供することを目的とする。
又、入力信号の変化の位相がランダムである場合でも、
入力の同時変化が起きたときのみ入力の同時変化を避け
、回路の誤動作を防止することのできる信号制御回路を
提供することを目的とする。
本発明の信号制御回路は、入力端を第１の入力端子に接
続した第１のバッファゲートと、一端を前記第１のバッ
ファゲートの出力端に接続した第１のトランスファゲー
トと、この第１のトランスファゲートの他端に入力端を
接続し出力端を第１の出力端子に接続した第２のバッフ
ァゲートと、入力端を前記第１の出力端子に接続した第
３のバッファゲートと、この第３のバッファゲートの出
力端に一端を接続し他端を前記第２のバッファゲートの
入力端に接続した第２のトランスファゲートと、第２の
入力端子からの信号により前記第１゜第２のトランスフ
ァゲートの導通制御を排他的に行う手段と、前記第３の
バッファゲートの出力と前記第１のバッファゲートと入
力との排他的論理和を第２の出力端子に出力する手段と
を具備することを特徴とする。
続した第１のバッファゲートと、一端を前記第１のバッ
ファゲートの出力端に接続した第１のトランスファゲー
トと、この第１のトランスファゲートの他端に入力端を
接続し出力端を第１の出力端子に接続した第２のバッフ
ァゲートと、入力端を前記第１の出力端子に接続した第
３のバッファゲートと、この第３のバッファゲートの出
力端に一端を接続し他端を前記第２のバッファゲートの
入力端に接続した第２のトランスファゲートと、第２の
入力端子からの信号により前記第１゜第２のトランスフ
ァゲートの導通制御を排他的に行う手段と、前記第３の
バッファゲートの出力と前記第１のバッファゲートと入
力との排他的論理和を第２の出力端子に出力する手段と
を具備することを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す。第１図において、゛
トランスファゲート６．７とインバータゲート４，５、
バッファゲート１，２．３によりラッチ回路を構成し、
排他論理和回路８により入力過渡検出回路を構成する。
トランスファゲート６．７とインバータゲート４，５、
バッファゲート１，２．３によりラッチ回路を構成し、
排他論理和回路８により入力過渡検出回路を構成する。
第２図のタイミングチャートに示すように入力端子ＣＩ
からの制御信号１０１が１′のときトランスファゲート
６がオフし、トランスファゲート７がオンすることによ
り、ラッチ回路はラッチ状態となシ、逆に端子ＣＩから
の制御信号１０１が０′のときトランスファゲート６が
オンし、トランスファゲート７がオフし、ラッチ回路は
データスルー状態となる。又、入力端子ＤＩからのデー
タ信号１０４が過渡状態にあるとき出力端子ＣＯより入
力過渡状態検出信号１０８が発生される。なお、１０２
はインバータゲート４の出力信号、１０３はインバータ
ゲート５の出力信号、１０５はインバータゲート１の出
力信号、１０６はインバータゲート２の出力信号、１０
７はインバータゲート３の出力信号である。
からの制御信号１０１が１′のときトランスファゲート
６がオフし、トランスファゲート７がオンすることによ
り、ラッチ回路はラッチ状態となシ、逆に端子ＣＩから
の制御信号１０１が０′のときトランスファゲート６が
オンし、トランスファゲート７がオフし、ラッチ回路は
データスルー状態となる。又、入力端子ＤＩからのデー
タ信号１０４が過渡状態にあるとき出力端子ＣＯより入
力過渡状態検出信号１０８が発生される。なお、１０２
はインバータゲート４の出力信号、１０３はインバータ
ゲート５の出力信号、１０５はインバータゲート１の出
力信号、１０６はインバータゲート２の出力信号、１０
７はインバータゲート３の出力信号である。
第３図は本発明の他の実施例を示し、第１図の信号制御
回路が３ピット分の場合であシ、１ビツト目の出力端子
ＣＯＩと２ビツト目の入力端子ＣＩ２とが接続され、さ
らに１ビツト目の出力端子ＣＯ１と２ビツト目の出力端
子ＣＯ２との論理和出力が３ビツト目の入力端子ＣＩ３
と接続されている。
回路が３ピット分の場合であシ、１ビツト目の出力端子
ＣＯＩと２ビツト目の入力端子ＣＩ２とが接続され、さ
らに１ビツト目の出力端子ＣＯ１と２ビツト目の出力端
子ＣＯ２との論理和出力が３ビツト目の入力端子ＣＩ３
と接続されている。
第４図のタイミングチャートに示すように、１ビツト目
の入力端子ＤＩＩが過渡状態にあるとき、前述のように
、端子ＣＯ１から入力過渡状態検出信号１０９が発生さ
れ、２ビツト目、３ビツト目のラッチ回路がラッチ状態
となシ、２ビツト目の入力端子ＤＩ２が過渡状態にある
とき、前述のように端子ＣＯ２から入力過渡状態検出信
号１１〇が発生され、３ビツト目のラッチ回路がラッチ
状態となり、その結果、出力端子ＤＯＩ、ＤＯ２、ＤＯ
３との同時変化を禁止し遅延回路を設けること々く同時
入力を防止し誤動作を防ぐ。
の入力端子ＤＩＩが過渡状態にあるとき、前述のように
、端子ＣＯ１から入力過渡状態検出信号１０９が発生さ
れ、２ビツト目、３ビツト目のラッチ回路がラッチ状態
となシ、２ビツト目の入力端子ＤＩ２が過渡状態にある
とき、前述のように端子ＣＯ２から入力過渡状態検出信
号１１〇が発生され、３ビツト目のラッチ回路がラッチ
状態となり、その結果、出力端子ＤＯＩ、ＤＯ２、ＤＯ
３との同時変化を禁止し遅延回路を設けること々く同時
入力を防止し誤動作を防ぐ。
さらに入力端子を４個以上に増しても順次同様にして入
力同時変化が回避でき、誤動作を防止する。
力同時変化が回避でき、誤動作を防止する。
以上説明したように本発明は、インバータゲート、エク
スクルシブＯＲゲート、バッファゲートによ多信号制御
回路を形成し、ある１つの信号が変化状態にあるときに
は他のすべての信号を変化することを禁止するので、内
部回路のタイミングを考慮し、個別に遅延回路を設ける
ことなく、信号の同時変化を避は誤動作を防止できる効
果がある。
スクルシブＯＲゲート、バッファゲートによ多信号制御
回路を形成し、ある１つの信号が変化状態にあるときに
は他のすべての信号を変化することを禁止するので、内
部回路のタイミングを考慮し、個別に遅延回路を設ける
ことなく、信号の同時変化を避は誤動作を防止できる効
果がある。
第１図は本発明の一実施例のブロック図、第２図は第１
図のタイミング図、第３図は本発明の他の実施例のブロ
ック図、第４図は第３図のタイミング図、第５図は従来
例の回路図である。 ８．１６・・・・・・排他論理和回路、４．５．１２．
１３・・・・・・インバータゲート、６．７．１４．
１５・・・・・・トランスファゲート、１．２．３．９
．１０．１１．２０゜２１・・・・・・バッファゲート
、ＤＩ、ＣＩ、ＤＩＩ、ＤＩ２、ＤＩ３．ＣＩＩ、ＣＩ
２．ＣＩ３・・・・・・入力端子、ＤＯ，Ｃｏ、ＤＯＩ
、ＤＯ２，ＤＯ３，ＣＯＩ、ＣＯ２゜ＣＯ３，２２，２
３・・・・・・出力端子、１８，１９・・・・・・遅延
回路、１７・・・・・・ＯＲゲート。 ／、乙３・−バッファケート ８−ａｈ負ケ食つ郡詠理才■回ｊンｉ 第４図
図のタイミング図、第３図は本発明の他の実施例のブロ
ック図、第４図は第３図のタイミング図、第５図は従来
例の回路図である。 ８．１６・・・・・・排他論理和回路、４．５．１２．
１３・・・・・・インバータゲート、６．７．１４．
１５・・・・・・トランスファゲート、１．２．３．９
．１０．１１．２０゜２１・・・・・・バッファゲート
、ＤＩ、ＣＩ、ＤＩＩ、ＤＩ２、ＤＩ３．ＣＩＩ、ＣＩ
２．ＣＩ３・・・・・・入力端子、ＤＯ，Ｃｏ、ＤＯＩ
、ＤＯ２，ＤＯ３，ＣＯＩ、ＣＯ２゜ＣＯ３，２２，２
３・・・・・・出力端子、１８，１９・・・・・・遅延
回路、１７・・・・・・ＯＲゲート。 ／、乙３・−バッファケート ８−ａｈ負ケ食つ郡詠理才■回ｊンｉ 第４図
Claims (1)
- 入力端を第１の入力端子に接続した第１のバッファゲー
トと、一端を前記第１のバッファゲートの出力端に接続
した第１のトランスファゲートと、この第１のトランス
ファゲートの他端に入力端を接続し出力端を第１の出力
端子に接続した第２のバッファゲートと、入力端を前記
第１の出力端子に接続した第３のバッファゲートと、こ
の第３のバッファゲートの出力端に一端を接続し他端を
前記第２のバッファゲートの入力端に接続した第２のト
ランスファゲートと、第２の入力端子からの、信号によ
り前記第１、第２のトランスファゲートの導通制御を排
他的に行う手段と、前記第３のバッファゲートの出力と
前記第１のバッファゲートと入力との排他的論理和を第
２の出力端子に出力する手段とを具備することを特徴と
する信号制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61185559A JPS6340410A (ja) | 1986-08-06 | 1986-08-06 | 信号制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61185559A JPS6340410A (ja) | 1986-08-06 | 1986-08-06 | 信号制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6340410A true JPS6340410A (ja) | 1988-02-20 |
Family
ID=16172927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61185559A Pending JPS6340410A (ja) | 1986-08-06 | 1986-08-06 | 信号制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6340410A (ja) |
-
1986
- 1986-08-06 JP JP61185559A patent/JPS6340410A/ja active Pending
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