JPS6341273B2 - - Google Patents

Description

【発明の詳細な説明】

産業上の利用分野 本発明は、フアクシミリ装置等において、モデ
イフアイド・ホフマン（以下、MHと略記する）
およびモデイフアイド・リード（以下、MRと略
記する）符号化方式による符号化および復合化を
行う画信号符号化・復号化大規模集積回路に関す
る。 従来例の構成とその問題点 現在、フアクシミリにおける画信号の符号化方
式としては、CCITT（国際電信電話諮問委員会）
の勧告T.4により、一次元符号化についてはMH
符号化方式、二次元符号化についてはMR符号化
方式が国際的に標準化されている。 ここで、前記MH符号化方式とは、符号化ライ
ン画信号の変化点を検出し、そのラン・レングス
およびランの黒、白の別に対応するMH符号を用
いる方式であり、前記MH符号には、第１表に示
すように０〜63のラン・レングスに対応するター
ミネーテイング符号（以下、TCと略記する）と、
64〜2560までの64ラン毎のラン・レングスに対す
るメーク・アツプ符号（以下、MCと略記する）
とがある。すなわち、64以上のランは、MCとそ
れに続くTCにより符号化される。

【表】

【表】 また、前記MR符号化方式とは、符号化ライン
画信号の変化点と、参照ライン（符号化ラインの
前ライン）画信号の変化点とを検出し、その相対
位置から符号化ラインを逐次符号化する方式であ
る。このMR符号化方式において、符号化ライン
および参照ラインの変化点は、次のように定儀さ
れる。 a₀：符号化ライン上の参照または基点変化点 符号化ラインの始めではa₀はラインの最初の
画素の直前の仮想的白変化点上に置かれる。符
号ラインの符号化の間はa₀の位置は直前の符号
化モードにより規定される。 a₁：符号化ライン上でa₀より右の最初の変化点 a₂：符号化ライン上でa₁より右の最初の変化点 b₁：参照ライン上の変化画素のうちa₀より右でa₀
と反対の色を持つ最初の変化点 b₂：参照ライン上でb₁の右の最初の変化点 第１図は上述の変化点の位置関係の例を示す。
また、第２表は変化点の相対位置によるモードの
区分と対応する符号を示す。

【表】 さて、従来のフアクシミリ装置におけるMH・
MR符号化および復合化回路には、汎用マイク
ロ・コンピユータ（以下、MPUと略記する）に
よるソフトウエアに依存するものと、専用ハード
ウエア回路によるものがあつた。 しかし、前者は、汎用MPUの動作速度により
処理速度が規定されてしまうので、高速処理には
不向きであると言う欠点があつた。 また、後者においては、符号化回路は、参照ラ
インおよび符号化ラインの変化点検出回路と、変
化点間距離a₀a₁、a₀b₁、a₁a₂、a₀b₂を計数するカ
ウンタと、この計数値を演算してMR符号化のモ
ードを出力する回路と、前記モードおよび計数値
をそれらに対応する符号データに変換するテーブ
ルROMと、前記符号データを連続したデータ列
に変換するパラレル／シリアル変換（以下、Ｐ／
Ｓ変換と略記する）回路とから構成される一方、
復号化回路はシリアルな符号データ列からMR符
号のモードまたはMH符号のラン・レングスを復
号するテーブルROM回路と、参照ライン上の変
化点b₁，b₂を検出し、前記モードから画信号を生
成する回路と、前記ラン・レングスを計数して画
信号を生成する回路とから構成される。 そして、前記符号化回路および復合化回路と
も、前記各構成回路を設定、制御する回路がさら
に必要であつた。 したがつて、処理速度は高速とできるが、回路
構成が大規模かつ繁雑となるという欠点があつ
た。 発明の目的 本発明は、前記従来の欠点を解消するべくなさ
れたもので、処理速度を低下させることなく、符
号化回路および復合化回路の構成規模を縮小する
ことができる画信号符号化／復合化LSIを提供す
ることを目的とする。 発明の構成 本発明の画信号符号化／復合化LSIは、参照ラ
イン画信号、符号化ライン画信号および１ライン
の画素数を規定するライン・イネーブル信号を入
力として、画信号の変化点およびMR符号化方式
のモードを検出する変化点・モード検出回路と、
復号化時に復号化ライン画信号を出力する復号化
ライン画信号出力回路と、画信号のラン・レング
スを計数するラン・レングス・カウンタ回路と、
符号化時に、生成された符号データのビツト・レ
ングスを計数するビツト・レングス・カウンタ回
路と、外部の汎用マイクロ・コンピユータのバス
に接続され、このバスに対し符号データを入出力
できるようになつているとともに、制御レジスタ
を備えた符号データ入出力回路と、一次記憶およ
び演算機能を持ち、かつ同一記憶回路にプログラ
ムとMH符号テーブルを格納したマイクロ・プロ
グラム方式のシーケンサ回路とを単一の半導体基
板に一体的に集積形成してなり、前記変化点・モ
ード検出回路、前記復号化ライン画信号出力回
路、前記ラン・レングス・カウンタ回路、前記ビ
ツト・レングス・カウンタ回路、前記符号データ
入出力回路および前記シーケンサ回路は共通のシ
ーケンサ・バスに接続されており、前記シーケン
サ回路が、前記外部の汎用マイクロ・コンピユー
タから前記制御レジスタに設定される動作モード
にしたがつて前記プログラムを実行することによ
り、前記共通のシーケンサ・バスに接続されてい
る他の回路を制御して、MHおよびMR符号化方
式の符号化および復号化処理を実行するものであ
り、MH・MR両符号化方式による符号化および
復号化処理を共通の回路構成で高速に実現でき、
また、制御および符号データの管理が外部の
MPUで簡単に行えるものである。 実施例の説明 第２図は本発明の一実施例による画信号符号
化／復号化LSIを示し、LSI１は変化点・モード
検出回路２、復号化ライン画信号出力回路３、ラ
ン・レングス・カウンタ回路４、ビツト・レング
ス・カウンタ回路５、符号データ入出力回路６、
およびシーケンサ回路７を単一の半導体基板に一
体的に集積形成してなる。 ここで、前記変化点・モード検出回路２は、参
照ライン画信号、符号化ライン画信号、および１
ラインの画素数を規定するライン・イネーブル信
号を同期してシリアルに入力し、これらの入力か
ら１画素毎に、変化点の検出とMR符号化のモー
ドの判定を行い、変化点検出情報はシーケンサ回
路７の条件信号として出力し、モード情報はシー
ケンサ・バスへ出力するものである。 前記復号化ライン画信号出力回路３は、復号化
時に、シーケンサ・バスを介して画信号の“１”、
“０”をセツトするものである。 前記ラン・レングス・カウンタ回路４は、画信
号の入力と同期してラン・レングスを計数するも
のであり、その計数値の読み出しと初期値の設定
はシーケンサ回路７により、シーケンサ・バスを
通して行われ、そのキヤリーはシーケンサ７の条
件信号とされる。 前記ビツト・レングス・カウンタ回路５は符号
データのシリアル・シフトに同期して符号データ
のビツト・レングスを計数するものであり、その
初期値はシーケンサ・バスを通して設定され、そ
のキヤリーは保持されてシーケンサ回路７の条件
信号として出力される。 前記符号データ入出力回路６は外部の汎用
MPU（図示せず）のバスに接続されるものであ
り、前記MPUとインターフエイス機能を持ち、
符号化時には、シーケンサ回路７からのシリアル
な符号データをシリアル／パラレル（以下、Ｓ／
Ｐと略記する）変換してMPUバスへ出力する一
方、復号化時には、前記MPUからのパラレルな
符号データをＰ／Ｓ変換して、シーケンサ回路７
へ出力する。また、この符号データ入出力回路６
はシーケンサ回路７が符号データの転送を要求し
たときに、外部MPUバスの転送が間に合わない
場合には、シーケンサ回路７へストツプ信号S₁₄
を出力する。さらに、この符号データ入出力回路
６は本LSI１の動作モードを外部MPUから設定
される制御レジスタを有しており、このレジスタ
の内容はシーケンサ・バスへ読み出すことができ
る。 前記シーケンサ回路７はシーケンサ・バス上の
情報の一時記憶および演算機能を有するマイク
ロ・プログラム方式のシーケンサ回路であり、変
化点・モード検出回路２、復号化ライン画信号出
力回路３、ラン・レングス・カウンタ回路４、ビ
ツト・レングス・カウンタ回路５および符号デー
タ入出力回路６を、条件信号およびシーケンサ・
バスを通して制御する。また、このシーケンサ回
路７はそのプログラムROM上にMH符号デー
タ・テーブルを有している。 第３図は前記変化点・モード検出回路２および
復号化ライン画信号出力回路３の詳細を示すブロ
ツク図である。 このうち、前記変化点・モード検出回路２は、
次のように構成されている。８はライン・イネー
ブル信号を並列化する５ビツトのシフト・レジス
タ、９はANDゲート１０によりライン・イネー
ブル信号とANDを取られた参照ライン画信号を
並列化する８ビツトのシフト・レジスタ、１１は
ANDゲート１２によりライン・イネーブル信号
とANDを取られた符号化ライン画信号を並列化
する５ビツトのシフト・レジスタであり、これら
のレジスタ８，９，１１はシーケンサ回路７から
シーケンサ・バスを通して入力する画信号要求信
号S₁に同期してシフト動作を行う。 １３は符号化時にはシフト・レジスタ１１の第
５ビツト（入力側を第１ビツトとする）の出力を
復号化時には復号化ライン画信号出力回路３から
出力される復号化ライン画信号をそれぞれ選択し
て、ラン色信号S₂として出力するセレクタであ
る。 １４は前記ラン色信号S₂を一方の入力とし、シ
フト・レジスタ１１の第４ビツトの出力を他方の
入力とするイクスクルーシブ・オア・ゲート（以
下、EORと略記する）である。１５は８個の
EORからなるEOR群であり、前記８個のEORは
ラン色信号S₂を共通に一方の入力とし、シフト・
レジスタ９の各ビツトの出力をそれぞれ他方の入
力としている。 １６はb₁検出フラグ用フリツプ・フロツプ（以
下、b₁FFと略記する）であり、後述するプログ
ラマブル・ロジツク・アレイ（以下、PLAと略
記する）１７がa₁よりb₁を検出したときに、同
PLA１７により“１”にセツトされる。１８は
水平モード検出フラグ用フリツプ・フロツプ（以
下、水平モードFFと略記する）であり、PLA１
７が水平モードを検出している間、同PLA１７
により“１”にセツトされる。 １９は制御レジスタであり、この変化点・モー
ド検出回路２の動作モード、すなわちMH方式と
MR方式との別、符号化と復号化との別をシーケ
ンサ回路７からシーケンサ・バスを通して設定さ
れる。 前記PLA１７はシフト・レジスタ８、EOR１
４、EOR群１５、b₁FF１６、水平モードFF１８
およびレジスタ１９の出力を入力として、あらか
じめプログラムされた積項（以下、PTと略記す
る）により、次に説明するように信号S₃〜S₈を出
力する。 すなわち、PLA１７はMH符号化時には、
EOR１４の出力が“１”のとき、符号化ライン
上の変化点を検出したものとして信号S₃を“１”
とする。 また、MR符号化時には、EOR１４、EOR群
１５およびシフト・レジスタ８の各ビツトの出力
のパターンが、MR符号化の３つのモードのいず
れかに対応したときに、モード検出として、信号
S₃を“１”とするとともに、検出されたモードの
種類を示すモード情報を信号S₄〜S₇によりコード
化して出力する。なお、このモード情報はバツフ
ア２０を通してシーケンサ・バスに出力できる。 また、前記PLA１７はMR復号化時には、
EOR群１５の第５ビツトと第４ビツト、第４ビ
ツトと第３ビツト、第３ビツトと第２ビツト、第
２ビツトと第１ビツトの出力が、それぞれ“０”
と“１”になるときに、信号S₄〜S₇をそれぞれ
“１”とする（シフト・レジスタ９の第１ビツト
〜第５ビツトの出力を入力とするEORの出力を、
それぞれEOR群１５の第１ビツト〜第５ビツト
の出力とする）。 また、前記PLA１７は第５ビツトと第４ビツ
トの出力が、“１”と“０”のときに、S₃を“１”
とする。 さらに、前記PLA１７はMH・MR符号化およ
び復号化時に共通して、シフト・レジスタ８の第
４ビツト、第５ビツトがそれぞれ“０”、“１”の
ときに、１ライン終端として、信号S₈を“１”と
する。 なお、信号S₂〜S₈は前記シーケンサ回路７の条
件信号となる。 ２１はシーケンサ・バス上の情報の入力、出力
を選択するアドレス・デコーダであり、後述する
シーケンサ回路７の命令デコーダ５６から出力さ
れる信号S₁₇，S₁₈をイネーブル信号とする。ここ
で、信号S₁₇はシーケンサ・バスへ情報を出力す
るイネーブル信号、信号S₁₈はシーケンサ・バス
上の情報を入力するイネーブル信号である。 他方、前記復号化ライン画信号出力回路３はシ
ーケンス・バスに接続されたフリツプ・フロツプ
（以下、FFと略記する）２２とアドレス・デコー
ダ２３とから構成されている。ここで、前記FF
２２は復号化ライン画信号を“０”または“１”
に設定するものであり、アドレス・デコーダ２３
はFF２２を選択するものである。また、アドレ
ス・デコーダ２３は前記信号S₁₈をイネーブル信
号とする。 第４図はラン・レングス・カウンタ回路４、ビ
ツト・レングス・カウンタ回路５および符号デー
タ入出力回路６の詳細を示すブロツク図である。 このうち、ラン・レングス・カウンタ回路４は
次のように構成されている。２４は画信号要求信
号S₁に同期して計数を行う６ビツトのカウンタ、
２５はカウンタ２４のキヤリーを計数する６ビツ
トのカウンタであり、このカウンタ２５のキヤリ
ー信号S₉はシーケンサ回路７の条件信号となる。
また、前記カウンタ２４，２５の初期値は、シー
ケンサ回路７により、シーケンサ・バスを通して
設定され、計数値はそれぞれバツフア２６，２７
を通してシーケンサ・バスに出力される。２８は
カウンタ２４，２５の設定を行うとともに、バツ
フア２６，２７に対しイネーブル信号を出力する
アドレス・デコーダである。このアドレス・デコ
ーダ２８は前記信号S₁₇，S₁₈をイネーブル信号と
する。 前記ビツト・レングス・カウンタ回路５は次の
ように構成されている。 ２９は符号データ・シフト信号S₁₀に同期して
計数を行う11ビツトのカウンタであり、その上位
８ビツトをシーケンサ回路７によりシーケンサ・
バスを通して設定される。また、このカウンタ２
９のキヤリーはFF３０により保持され、同FF３
０の出力信号S₁₁はシーケンサ７の条件信号とな
る。３１はカウンタ２９設定用のアドレス・デコ
ーダである。そして、FF３０はこのアドレス・
デコーダ３１の出力によつて、カウンタ２９の設
定時にリセツトされる。なお、前記アドレス・デ
コーダ３１は前記信号S₁₈をイネーブル信号とす
る。 符号データ入出力回路６は次のように構成され
ている。 ３２は符号データを、符号化時にはＳ／Ｐ変
換、復号化時にはＰ／Ｓ変換するシフト・レジス
タである。すなわち、符号化時には、シーケンサ
回路７からのシリアルな符号データが、前記符号
データ・シフト信号S₁₀に同期して前記シフト・
レジスタ３２にシリアルに入力され、３ビツトの
カウンタ３３が符号データ・シフト信号S₁₀を８
カウントする毎に、前記シフト・レジスタ３２か
らレジスタ３４へ８ビツト、パラレルに転送され
る。また、復号化時には、外部MPUバスからレ
ジスタ３５上に書き込まれた符号データが８ビツ
ト・パラレルに前記シフト・レジスタ３２へ転送
され、この転送されたデータが、さらに符号デー
タ・シフト信号S₁₀に同期して、符号データS₁₃と
してシーケンサ回路７へシリアルに出力される
（なお、前記レジスタ３５からシフト・レジスタ
３２への符号データの転送も、カウンタ３３が符
号データ・シフト信号S₁₀を８カウントする毎に
行われる）。 ３６はバス・インターフエイス回路であり、上
述の符号化データの転送の制御および外部MPU
バスとの制御信号のインターフエイスを行う。ま
た、このバス・インターフエイス回路３６は符号
化時において、カウンタ３３が８カウントしたと
きに、レジスタ３４の内容が外部MPUに読み出
されていない場合、また復号化時において、カウ
ンタ３３が８カウントしたときに、レジスタ３５
に符号データが書き込まれていない場合に、それ
ぞれシーケンサ回路７へのストツプ信号S₁₄を
“１”にする。 ３７は外部MPUから本LSI１の動作モードお
よびその他の制御情報を設定される制御レジスタ
群であり、この制御レジスタ群３７の内容は、バ
ツフア３８を通してシーケンサ・バスに出力され
る。３９は本LSI１の内部ステータスを外部
MPUへ通知するステータス・レジスタであり、
このステータス・レジスタ３９の内容はシーケン
サ・バスを通して設定される。４０はバツフア３
８に対するイネーブル信号の出力およびステータ
ス・レジスタ３９の設定を行うためのアドレス・
レコーダである。なお、このアドレス・デコーダ
４０は前記信号S₁₇，S₁₈をイネーブル信号とす
る。 第５図は前記シーケンサ回路７の詳細を示すブ
ロツク図である。 ４１は符号化および復号化制御のためのマイク
ロ命令およびMH符号テーブルの両方を記憶して
いるROMであり、１語20ビツト、最高2048語の
容量を持つ。 なお、本LSI１では、上述のように同一の
ROM４１上にプログラムおよび符号テーブルが
格納され、復号テーブルROMの機能は、プログ
ラムで代替されているので、ROMが１つに纒め
られ、構成が縮小されている。 前記マイクロ命令はパイプ・ライン・レジスタ
（以下、PLRと略記する）４２に入力されて実行
される。他方、前記MH符号テーブルの符号デー
タは、20ビツト長のレジスタ４３に入力され、バ
ツフア４４，４５，４６通してシーケンサ・バス
に出力される。第６図は前記符号テーブルのフオ
ーマツトを示す。 ROM４１のアドレスには、次の４種類のアド
レス、すなわちPLR４２上のマイクロ命令によ
る直接アドレスA₁、プログラムのブレーク用の
固定アドレスA₂、加算器４７によるオフセツト
付アドレスA₃、プログラム・カウンタ・レジス
タ（以下、PCRと略記する）４８によるPCRア
ドレスA₄がある。そして、これらの４種類のア
ドレスA₁，A₂，A₃，A₄はセレクタ４９によつて
選択される。 ５０はセレクタ４９から出力されるアドレスに
１を加算するインクリメンタ、５１はサブルーチ
ンの復帰アドレスを記憶するスタツク・レジス
タ、５２は前記復帰アドレスと直接アドレスA₁
とを入力し、その何れかを、オフセツト付アドレ
スA₃の基準となるアドレスとして選択するセレ
クタ、５３はPLR４２上のマイクロ命令による
オフセツトとシーケンサ・バス上の情報によるオ
フセツトとを入力し、そのいずれかをオフセツト
付アドレスA₃のオフセツト値として選択するセ
レクタである。なお、前記オフセツト付アドレス
A₃はセレクタ５２および５３から出力されるア
ドレスを加算器４７により加算することにより得
られる。 ５４は分岐マイクロ命令をセレクト信号とし
て、判定する条件信号を選択するセレクタ、５５
はライン同期符号（以下、EOLと略記する）パ
ターン“000000000001”を検出するEOL検出器
であり、信号S₁₃を入力とする12ビツトのシフ
ト・レジスタとデコーダとを有し、符号データ・
シフト信号S₁₀に同期してシフトを行い、EOLを
検出すると、EOL検出信号S₁₅を“１”とする。
また、このEOL検出器１５は、前記シフト・レ
ジスタの出力を信号S₁₆として出力する。 ５６は命令デコーダであり、PLR４２からマ
イクロ命令の命令フイールド（４〜９ビツトの可
変長）と、セレクタ５４の出力と、信号S₁₄，S₁₅
およびS₁₆とを入力として、シーケンサ回路７内
部の制御信号S₅₀およびシーケンサ・バスの前記
各制御信号S₁，S₁₀，S₁₇，S₁₈を出力する。また、
この命令デコーダ５６はストツプ信号S₁₄が“１”
になると、すべての制御信号をオフ状態にして命
令の実行を停止する。また、前記EOL検出信号
S₁₅が“１”になると、次の実行命令へのアドレ
スとして、セレクタ４９により固定アドレスA₂
が選択される。 ５７はバツフアであり、PLR４２上のマイク
ロ命令から直接データをシーケンサ・バスに出力
する。５８は演算器（以下、ALUと略記する）
であり、シーケンサ・バスの情報と、８ビツト×
８の構成の読み出し書き込み可能なメモリ（以
下、RAMと略記する）５９の出力とを入力とし
て、第３表に示す演算を行う。このALU５８の
演算結果は、再びRAM５９に入力され、演算結
果の状態（キヤリー、すべて“０”、すべて
“１”、符号ビツト）はレジスタ６０に入力され
る。 前記レジスタ６０の出力は、セレクタ５４の入
力となることにより、シーケンサ７の条件信号に
なり、また、キヤリー・ビツトは符号データS₁₂
となる。RAM５９の内容はALU５８およびバツ
フア６１を通してシーケンサ・バスへ出力され
る。６２はバツフア４４，４５，４６に対しイネ
ーブル信号を出力するアドレスデコーダである。
このアドレスデコーダ６２は前記信号S₁₇，S₁₈を
イネーブル信号とする。

【表】 次に、本LSI１の符号化、復号化動作を説明す
る。 本LSI１は、符号データ入出力回路６内の制御
レジスタ群３７上に外部MPUから動作モードを
設定されることにより起動される。そして、
ROM４１上にプログラムされているマイクロ命
令にしたがい、制御レジスタ３７の内容はシーケ
ンサ・バスを通してALU５８で判定され、この
判定結果にしたがつて、以下MH符号化、MH復
号化、MR符号化、MR復号化の各プログラムに
分岐し、それぞれ次のように処理が実行される。 (1) MH符号化処理 まず、ラン・レングス・カウンタ回路４のカ
ウンタ２４，２５が“０”に設定され、PLA
１７の出力信号S₃が“１”となるまで、命令デ
コーダ５６から画信号要求信号S₁が出力される
ことにより、符号化ライン画信号およびライ
ン・イネーブル信号が変化点・モード検出回路
２に入力される。このとき、カウンタ２４，２
５上には、それぞれTC、MCに対応するラン
レングス値がある。 次に、カウンタ２５の値が判定され、“０”
でなければ、シフト・レジスタ１１の第５ビツ
トからセレクタ１３および５４を通して命令デ
コーダ５６に入力するラン色信号S₂により、ラ
ンの色を判定され、ROM４１上の「白」また
は「黒」のMCテーブルからカウンタ２５の値
に対応するMCが、オフセツト付アドレスA₃に
より、レジスタ４３に設定される。 のレジスタ４３上に設定された符号データは
４ビツトの符号長と最大16ビツトの符号の構成
で、シーケンサ・バスを通してRAM５９上の
３バイトに転送され、ALU５８により符号長
だけシフトされ、信号S₁₂として出力される。
このとき、１ビツト、シフト毎に、符号デー
タ・シフト信号S₁₀がオンし、信号S₁₂がシフ
ト・レジスタ３２へ入力される。 また、カウンタ２５が“０”であるとき、お
よびカウンタ２５が“０”でなかつた場合にお
いて上述のようにシフト・レジスタ３２への
MCの出力が終了した後には、カウンタ２４の
値に対応するTCが前記MCの場合と同様にし
てシフト・レジスタ３２へ出力される。 前記シフト・レジスタ３２上の符号データは
８ビツト毎にレジスタ３４へ転送され、さらに
このレジスタ３４から外部MPU・バスへ読み
出される。 次に、PLA１７の出力信号S₈が“１”でな
ければ、再びカウンタ２４，２５が“０”に設
定され、前記同様の処理が繰り返される。ま
た、１ラインの処理のスタート時に、１ライン
の符号データの最小ビツト長がカウンタ２９に
設定されており、信号S₈が１の場合、カウンタ
２９のキヤリー保持信号S₁₁が判定され、同信
号S₁₁が“１”になるまで、フイル・ビツト
（“０”）がシフト・レジスタ３２に入力される。 以下、同様にして１ライン毎に符号化が行わ
れる（なお、説明が繁雑にならぬようにするた
め、ライン毎の初期設定等の処理の説明は省略
した）。 (2) MH復号化処理 まず、符号データは外部MPU・バスからレ
ジスタ３５へ順次書き込まれ、さらに同レジス
タ３５からシフト・レジスタ３２へ転送され、
しかる後に、EOL検出信号S₁₅が“１”になる
まで、符号データ・シフト信号S₁₀によつてシ
フトされることにより、シフト・レジスタ３２
から信号S₁₃としてシリアルに出力される。
EOL検出信号S₁₅が“１”となると、固定アド
レスA₂により、プログラムは１ライン毎の復
号化処理の初めに分岐して、EOL検出器５５
から出力されるシリアルな符号データS₁₆につ
いて、EOL符号の次のビツトから１ビツト毎
に順次“１”、“０”が判定され、符号に対応す
るラン・レングス値が復号される。 このとき用いられるマイクロ命令は第７図に
示す１１，１２，１３の３命令であり、第８図
はそのプログラム例を示す。ただし、第８図に
おいて、＊印はオフセツト付アドレス（TCの
符号化ライン画信号出力プログラムへ移る）を
示している。また、前記MH符号に対応するラ
ン・レングス値は命令１２，１３によりカウン
タ２４，２５に設定される。 次に、カウンタ２５のキヤリー信号S₉が
“１”になるまで、画信号要求信号S₁がオンさ
れ、FF２２から復号化ライン画信号が出力さ
れる。 ここで、FF２２はEOL符号検出時に、シー
ケンサ・バスを通じて“０”（白）に設定され、
以後、TCの復号化ライン画信号の出力の後、
“０”、“１”を反転される。 以下、EOL検出信号S₁₅が“１”になるまで、
前記同様にしてMH符号の復号と、復号化ライ
ン画信号の出力とが繰り返され、１ラインの復
号化処理が行われる。 (3) MR符号化処理 まず、カウンタ２４，２５が“０”に設定さ
れ、PLA１７の出力信号S₃が“１”になるま
で、画信号要求信号S₁により、符号化ライン画
信号、参照ライン画信号およびライン・イネー
ブル信号が変化点・モード検出回路２に入力さ
れる。 信号S₃が“１”になつたとき、信号S₄〜S₇上
にコード化されたMR符号のモード情報が出力
されており、このモード情報がバツフア２０を
通してシーケンサ・バスに出力され、このバス
の内容をオフセツトしたオフセツト付アドレス
A₃で各モード毎の処理プログラムに分岐する。 各モード毎の処理プログラムでは、各モード
に対応する符号と符号長がRAM５９上に設定
され、前記MH符号化処理の場合と同様にし
て、符号データがシフト・レジスタ３２へ転送
される。 そして、水平モードの場合には、さらに前記
MH符号化処理の場合と同様にして、カウンタ
２４，２５の値からMH符号がシフト・レジス
タ３２へ転送され、再びカウンタ２４，２５が
“０”に設定され、次の符号化ライン画信号の
ランもMH符号化処理が行われる。 次に、PLA１７の出力信号S₈が“１”でな
ければ、再びカウンタ２４，２５が“０”に設
定され、同様の処理が繰り返される。信号S₈が
“１”になつた後の処理は、前記MH符号化処
理の場合と同様である。 (4) MR復号化処理 前記MH復号化処理の場合と同様に、外部
MPUバスからの符号データよりEOL符号が検
出されると、１ラインの復号が開始される。 EOL検出器５５から出力されるシリアルな
符号データS₁₆は命令I₁により１ビツト毎に順
次“１”、“０”を判定され、符号に対応するモ
ード別にプログラムが分岐する。 パス・モードでは、変化点b₁が検出されて、
PLA１７の出力信号S₄が“１”となり、かつ
その後変化点b₂が検出されて、PLA１７の出
力信号S₃が“１”となるまで、画信号要求信号
S₁がオンされて、FF２２から復号化ライン画
信号が出力される。 水平モードでは、続いて来る符号データS₁₆
をMH符号として、２つのランのMH復号化処
理が行われ、FF２２から復号化ライン画信号
が出力される。 垂直モードでは、Ｖ（０）、V_L(1)、V_L(2)、V_L
(3)の場合は、PLA１７の出力信号S₄，S₅，S₆，
S₇が“１”になるまで、信号S₁がオンされ、
FF２２から復号化ライン画信号が出力された
後、FF２２が反転される。 また、V_R(1)、V_R(2)、V_R(3)の場合は、PLA１
７の出力信号S₄が“１”になるまで、画信号要
求信号S₁がオンされた後、さらに、それぞれ１
回、２回、３回画信号要求信号S₁がオンされ
て、復号化ライン画信号が出力され、しかる後
にFF２２が反転される。 第９図は、以上の各モード毎の処理の概略を
示すフローチヤートである。 以下、同様にして、EOL検出信号S₁₅が“１”
になるまで、各モードの復号と、復号化ライン
画信号の出力が繰り返され、１ラインの復号化
処理が行われる。 なお、MR復号化処理の場合、参照ライン画
信号およびライン・イネーブル信号がそれぞれ
シフト・レジスタ８，９に５ビツト入力されて
から復号化処理が開始されるため、復号化ライ
ン画信号は５ビツト遅れて出力される。第１０
図ａにMR符号化処理の場合、第１０図はｂに
MR復号化処理の場合における符号化ライン画
信号、参照ライン画信号およびライン・イネー
ブル信号のタイミング図を示す。 発明の効果 以上のように本発明の画信号符号化・復号化
LSIは、 (イ) 外部MPUバスとのインターフエイス機能が
あるため、制御および符号データの管理を外部
のMPUで簡単に行える。 (ロ) マイクロ・プログラム方式のシーケンサ回路
およびハードウエア回路により、データ処理が
行われ、外部MPUが直接データ処理を行う必
要がないため、処理速度を高速とすることがで
きる。 (ハ) MH・MR方式による符号化および復号化処
理を共通の回路構成で実現できる上、シーケン
サ回路において同一の記憶回路にプログラムと
符号テーブルが格納されており、しかも各構成
回路が単一半導体基板に一体的に集積形成され
ているため、回路の小形化および信頼性の向上
を図ることができる。 等の優れた効果を得られる。

【図面の簡単な説明】

第１図はMR符号化方式における変化点の説明
図、第２図は本発明の一実施例による画信号符号
化・復号化LSIのブロツク図、第３図は前記LSI
における変化点・モード検出回路および復号化ラ
イン画信号出力回路のブロツク図、第４図は前記
LSIにおけるラン・レングス・カウンタ回路、ビ
ツト・レングス・カウンタ回路および符号データ
入出力回路のブロツク図、第５図は前記LSIにお
けるシーケンサ回路のブロツク図、第６図は第５
図のシーケンサ回路におけるROM４１内の符号
テーブルの構成とフオーマツトを示す図、第７図
は前記ROM４１内に格納されたMH符号の復号
のためのマイクロ命令を示す図、第８図は前記
ROM４１に格納されたMH符号の復号のための
プログラムの一部を示すフローチヤート、第９図
はMR符号の各モード毎の復号プログラムを示す
フローチヤート、第１０図はａ，ｂはそれぞれ前
記LSIにおけるライン・イネーブル信号、参照ラ
イン画信号、符号化ライン画信号、復号化ライン
画信号および画信号要求信号S₁のタイミング図で
ある。 １……画信号符号化・復号化LSI、２……変化
点・モード検出回路、３……復号化ライン画信号
出力回路、４……ラン・レングス・カウンタ回
路、５……ビツト・レングス・カウンタ回路、６
……符号データ入出力回路、７……シーケンサ回
路、４１……ROM。

Claims (1)

1. 【特許請求の範囲】 １ 画信号の変化点およびモデイフアイド・リー
   ド符号化方式のモードを検出する変化点・モード
   検出回路と、復合化時に復合化ライン画信号を出
   力する複合化ライン画信号出力回路と、画信号の
   ラン・レングスを計数するラン・レングス・カウ
   ンタ回路と、符号化時に、生成された符号データ
   のビツト・レングスを計数するビツト・レング
   ス・カウンタ回路と、外部の汎用マイクロ・コン
   ピユータのバスに接続され、このバスに対し符号
   データを入出力できるようになつている符号デー
   タ入出力回路と、一次記憶および演算機能を持
   ち、かつ同一記憶回路にプログラムとモデイフア
   イド・ホフマン符号テーブルを格納したマイク
   ロ・プログラム方式のシーケンサ回路とを単一の
   半導体基板に一体的に集積形成するとともに、前
   記各回路は共通のシーケンサ・バスに接続されて
   いることを特徴とする画信号符号化・復号化大規
   模集積回路。 ２ 符号データ入出力回路に制御レジスタを備
   え、汎用のマイクロ・コンピユータから前記制御
   レジスタに設定される動作モードに従つて、シー
   ケンサ回路のプログラムを実行することにより、
   共通のシーケンサ・バスに接続されている他の回
   路を制御して、モデイフアイド・ホフマンおよび
   モデイフアイド・リード符号化方式の符号化およ
   び復号化処理を実行する特許請求の範囲第１項記
   載の画信号符号化・復号化大規模集積回路。