JPS6341960A

JPS6341960A - メモリ試験方式

Info

Publication number: JPS6341960A
Application number: JP61186366A
Authority: JP
Inventors: Kunio Ono; 大野　邦夫
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1986-08-08
Filing date: 1986-08-08
Publication date: 1988-02-23

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はバス方式の情報処理装置に用いられる試験装置
としてのメモリパッケージの試験方式に関するものであ
る。

〔従来の技術〕

従来、小型コンピュータ及びミニコンピユータにおいて
は演算処理装置、周辺制御処理装置、記憶装置等が１つ
の共通バス上に接続された構造を有することが多く、今
後もバス方式を持つものが主流になると考えられている
。バスの構造は一般的にバス信号線を配線したバックパ
ネルと、そのバックパネルに搭載されているコネクタに
各装置を構成したカード状のパッケージを挿入すること
で成立っている。従って、各装置は１つのカードから構
成されていることが望ましい０本方式は近年のマイクロ
プロセッサによる１チツプ化によって容易に実現できる
ようになってきた。また、記憶装置についても素子当り
の容量増大により、１つのカードで２ＭＢ、４ＭＢの記
憶容量が実現できるようになってきている。記憶装置の
場合、同じ処理装置でも種々の記憶容量を実現すること
が必要になるのでより大容量となる場合カード１枚で要
求される全ての記憶容量を構成することはできない。従
って、バス上の複数の実装位置を使用して実現すること
になる。記憶装置もバス上に直接接続されることから記
憶装置を構成しているカード１枚が装置機能を有してい
る必要がある。

従って、カード上には記憶素子のみでなくバス信号を送
受信するための制御回路、エラー訂正回路等のメモリ周
辺回路以外のバスを使用するために必要な回路が実装さ
れる。また、小型コンピュータ、ミニコンピユータとい
っても性能に対する要求は強いので、演算処理装置と記
憶装置の間には別の専用バスを追加し演算処理装置から
みた実効的アクセスタイムの改善を計ることがある。そ
の場合、記憶装置には２系統バス制御回路が搭載される
。

〔発明が解決しようとする問題点〕

以上のようにバス方式のシステムに使用される記憶装置
はその方式上メモリカード上にかなりの規模のバス制御
回路、メモリ制御回路を搭載することになり、従来のメ
モリカードに比べ複雑になっている。そのためにＲＡＭ
素子のテストは直接素子をアクセスすることができなく
なる。一方、ＲＡＭ素子は高密度化し微細化が進んでお
り、そのため、ＲＡＭ素子としてその故障モードは複雑
化し、試験パターン、タイミング条件の解析が重要な要
件となっている。前記のようにＲＡＭ素子への直接アク
セスが出来ないことは満足な解析が出来ないこと、すな
わち、十分な性能評価をした記憶装置の実現が出来ない
という欠点となっていた。

〔問題点を解決するための手段〕

本発明は、情報処理装置において第１のバスと第２のバ
スがあり、第１のバスに接続される第１のバス制御回路
と、第２のバスに接続される第２のバス制御回路と、第
１のバス制御回路または第２のバス制御回路を介して送
られてくるアドレス情報とデータ情報を選択受信するた
めのアドレス選択回路およびデータ送受信回路と、ＲＡ
Ｍアレーを駆動するための周辺回路と、データ送受信回
路と周辺回路との間にあって少なくともデータのエラー
コレクション制御を行う回路を含むデータ制御用回路と
、周辺回路と第２のバス制御回路の第２のバス側端子に
接続されるテスト用バス制御回路からなる。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例を示す図である。第１図は２
つの独立したバスに接続される記憶装置のアドレス部、
データ部、ＲＡＭ　　アレ一部を示している。本装置は
１枚のカードから構成されており、２つのバスが走るバ
ックパネル上にコネクタを介して実装される。第１図に
おいて、１は第１バスの状態を解析して入出力および本
装置内のモード選択を制御するための第１バス制御回路
、１０はその受信ゲート、１１は送信ゲートで各々出力
は３ステート値をとる。２は第２バスの状態を解析して
入出力および本装置内のモード選択を制御するための第
２バス制御回路、２０はその送信ゲート、２１はその受
信ゲートで各々出力は３ステート値をとる。３はテスト
用に設けた第２バス制御回路のバス側に接続されるテス
ト用バス制御回路で、バスに本装置のテストである情報
がＣＰＵ等から出されたときテストモードにする。３０
は送信ゲート、３１は受信ゲートである。４は通常の書
き込み、読み出し動作時に２つのバスから送られてくる
アドレス情報を選択するアドレス選択回路で、バス制御
回路１，２がらの制御信号により動作する。５はアドレ
スレジスタ、６はバス制御回路とデータ制御用回路との
間にあってデータ選択及び送受信を行うためのデータ送
受信回路、６０は第１バス用送信ゲート、６１は第２バ
ス用送信ゲート、６２はバス選択回路、６３は出力ゲー
トで６０．６１．６３の各ゲートの力は３ステート値を
とることができる。Ｔはデータレジスタ、エラー訂正回
路を含むデータ制御用回路、７０．７３．７４，７５．
７６．７９は回路の入出力ゲートであり、データ制御用
回路外に出力されるゲートは３ステート値をとることが
できる。

７１は書き込みデータレジスタ、７８は読み出しデータ
レジスタ、７２はチエツクビット発生回路、７７はエラ
ーチエツク回路である。８はＲＡＭアレー９を駆動する
又はデータを受信するための周辺回路で、８０はアドレ
スドライバー、８１は書き込みデータビットバッファゲ
ート、８３は書き込みチエックビットバッファゲ−１−
１８２は読み出しデータビット受信ゲート、８４は読み
出しチエツクビット受信ゲートで８２．８４の各ゲート
の出力は３ステート値をとる。９はＲＡＭを並べた記憶
部でＲＡＭアレーである。

本装置の動作について説明する。本装置は第１バス、第
２バスに接続されており、２つのバスから独立してアク
セスすることが可能となっている。ある時間をみるとい
づれか一方のバスに接続された処理装置が本記憶装置を
専有しており本図は示していないが通常バス受付制御回
路が記憶装置が使用中でないならばあらがじめ定められ
た優先順位に従って、いづれのバスを受付けるかを制御
している。

今、１例として第１バス上の処理装置からのアクセスを
受付けているとする。本装置はアドレスと、書き込みモ
ードの場合における書き込みデータを取り込むために第
１バス制御回路１の送信ゲート１１をディスエーブルに
し、受信ゲート１０をイネーブルとする。同時にデータ
送受信回路６の第１バス用送信ゲート６０と、第２バス
制御回路２の受信ゲート２１の各出力をディスエーブル
とする。アドレス信号はバス１０１を介してアドレス選
択回路４に送られる。この時、アドレス選択回路４はバ
ス１０１を選択しており、第１バスのアドレス信号がア
ドレスレジスタ５にセットされる。アドレス信号はその
後周辺回路８のアドレスドライバー８０を介してＲＡＭ
アレー９に印加される。一方、書き込みデータはアドレ
スと同様に第１バス制御回路１の受信ゲート１０、バス
１０１を介してデータ送受信回路６のバス選択回路６２
で選択され出力ゲート６３によりバス１゜４を通じてデ
ータ制御用回路７に送られる。この時、データ制御用回
路７の出力ゲート９はディスエーブル状態になっている
。データ制御用回路７に送られた書き込みデータは入力
ゲート７ｏを介して書き込みデータレジスタ７１にセッ
トされた後、出力ゲート７３により周辺回路８にバス１
゜５を介して送られる。さらに、データレジスタ７１の
出力はチエツクビット発生回路７２によりエラーコレク
ション情報としてはチエツクビットを生成し、出力ゲー
ト７４により周辺回路８へ送られる。この時、読み出し
データ受信ゲート８２、及び読み出しチエツクピット受
信ゲート８４、テスト用バス制御回路３の受信ゲート３
１の出力側はディスニーベル状態になっている。書き込
み情報は周辺回路８の書き込みデータビットバッファゲ
ート８１書き込みチエツクビットバッファゲート８３を
介してＲＡＭアレー９に印加される。

一方、ＲＡＭアレー９からの読み出し情報は読み出しデ
ータ及びチエツクピット受信ゲート８２．８４を介して
バス１０６に送られる。読み出し情報はデータ制御用回
路７を介し入力ゲート７５．７６を通じてエラーチエツ
ク回路に送られエラーチエツクとデータ訂正を行った上
で読み出しデータレジスタ７８にセットされる。レジス
タにセットされたデータは出力ゲート７９、バス１゜４
を介しデータ送受信回路６に転送される。この時データ
送受信回路６の出力ゲート６３はディスエーブル状態で
ある。本アクセスは第１バスからのアクセスであるのて
゛データ送受信回路６の第１バス用送信ゲー１−６０を
イネーブルとしてバス１０１にデータを出力する。この
時、第１バス制御回路１の受信ゲート１０はディスエー
ブルでありデータはバス１０１、送信ゲート１１を介し
て第１バスに出力される。第２バスからのアクセスにつ
いても同様に考えることができる。以上は、通常の書き
込み、読み出し動作である。

一方、本装置を草体にて試験することを考えてみる８な
お、例えば本装置内に設けた（図示していない）スイッ
チ、あるいは、バス上にテストモードである情報をＣＰ
Ｕ等から出し、これをいずれかの制御回路で受け、テス
トモードとするものとする。１寺にＲＡＭのテストにつ
いては１ピツ■・毎に各種のテストパターンを与えるこ
とによってチップのテストが可能になる。その場合すで
に述べたチエツクピット発生回路７２、エラーチエツク
回路７７のようにエラーコレクション機能付の装置の場
合チエツクピット部分はデータ情報によって規定されて
しまう。そのためにチエツクピット部分を直接的にアク
セスできるようにテスト用バス制御回路３を設ける。本
回路を周辺回路８と第２バスとの間に設はナス１一時に
のみ活性化することでチエツクピットを直接的にアクセ
ス可能になる。テスト時には第１バスをアドレス情報用
として使う。そのために第１バス制御回路１は受信専用
とする。従って、受信ゲート１０をイネーブル、送信ゲ
ート１１をディスエーブルとする。

又、データ送受信回路６の第１バス用送信ゲート６０を
ディスエーブルとする。又、データ制御用回路７のチエ
ツクピットデータ用出力ゲート７４はディスエーブルと
し、チエツクピットデータはテスト用バス制御回路３を
介して第２バスとインタフェースするようにしておく。

第２バスは読み出し、書き込みデータ用バスとしてデー
タを与える。書き込み時には第２バス制御回路２の受信
ゲート２１をイネーブル、データ送受信回路６の第２バ
ス用送信ゲート６１をディスエーブル、出力ゲート６３
をイネーブル、データ制御用回路７の出力ゲート７９を
ディスエーブルとし、更に出力ゲート７３をイネーブル
、周辺回路８の読み出しデータビット受信ゲート８２を
ディスエーブルとして書き込み用データビットの第２バ
スからＲＡＭアレー９迄のバスを生成する。又チエツク
ピットはテスト用バス制御回路３の受信ゲート３１をイ
ネーブル、データ制御用回路７を出力ゲート７４をディ
スエーブルとし、周辺回路８の読み出しチエツクピット
受信ゲート８４をディスエーブルとして書き込み用チエ
ツクピットデータ部分の第２バスとＲＡＭアレー９への
バスを生成する。

読み出しの場合には書き込みの場合と反対になるように
各ゲート、バッファのイネーブル、ディスイネーブルを
制御することで、バスを生成する。

以上のようにしてチエツクピットとデータビットとを内
部のエラーコレクション機能とは無関係にして書き込み
、読み出しをバスから直接アクセスすることができる。

〔発明の効果〕

以−ト説明したように本発明は簡単なテスト用バス制御
回路をバスと周辺回路との間に設けることによりエラー
コレクション機能をもった記憶装置のメモリチエツクピ
ット部分を直接的にアクセスすることができ試験が容易
になるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図である。１・・・第１バス制御回路、２・・・第２バス制御回路
、３・・・テスト用バス制御回路、４・・・アドレス選
択回路、５・・・アドレスレジスタ、６・・・データ送
受信回路、７・・・データ制御用回路、８・・・周辺回
路、９・・・ＲＡＭアレー、１０・・・第１バス制御回
路の受信ゲート、１１・・・第１バス制御回路の送信ゲ
ート、２０・・・第２バス制御回路の送信ゲート、２１
・・・第２バス制御回路の受信ゲート、３０・・・テス
ト用バス制御回路の送信ゲート、３１・・・テスト用バ
ス制御回路の受信ゲート、６０・・・第１バス用送信ゲ
ート、６１・・・第２バス用送信ゲート、６２・・・バ
ス選択回路、６３・・・出力ゲート、７０．７５．７６
・・データ制御用回路の入力ゲート、７３，７４．７９
・・・データ制御用回路の出力ゲート、７１・・・書き
込みデータレジスタ、７２−・・チエツクピット発生回
路、７７・・・エラーチエツク回路、７８・・・読み出
しデータレジスタ、８０・・・アドレスドライバー、８
１・・・書き込みデータビットバッファゲート、８２・
・・読み出しデータビット受信ゲート、８３・・・書き
込みチエツクピットバッファゲート、８４・・・読み出
しチエツクピット受信ゲート。青トヘ二ビ

Claims

【特許請求の範囲】

情報処理装置において、少なくとも第１のバスと第２の
バスがあり、第１のバスに接続され情報の入出制御を行
なう第１のバス制御回路と、第２のバスに接続され情報
の入出力制御を行なう第２のバス制御回路と、前記第１
のバス制御回路または第２のバス制御回路を介して送ら
れてくるアドレス情報とデータ情報を前記情報を受けた
制御回路に従って選択、受信するためのアドレス選択回
路およびデータ送受信回路と、ＲＡＭアレーと、前記Ｒ
ＡＭアレーを駆動するための周辺回路と、前記データ送
受信回路と周辺回路との間にあって少なくともデータの
エラーコレクション制御回路を含むデータ周辺回路と、
前記周辺回路と前記第２のバスとの間に接続されバスお
よびＲＡＭアレーからのエラーコレクションデータ情報
の入出力制御を行なうテスト用バス制御回路とを有し、
テストモード時に、前記第１のバスをアドレス情報とし
、前記第２のバスをデータ情報として使用するとともに
前記第２バス制御回路にはデータ情報を、前記テスト用
バス制御回路には前記第２のバス上のエラーコレクショ
ンデータ情報を割り当て、前記データ制御用回路から生
成されるエラーコレクションデータ情報を用いることな
くＲＡＭアレーをアクセスし試験を行なうことを特徴と
するメモリ試験方式。