JPH09160836A - メモリパリティエラー監視装置 - Google Patents

Abstract

(57)【要約】 【課題】 メモリリードを行っていないメモリのパリテ
ィチェックが行われないこと。 【解決手段】 メモリ部１に対する低レベルのリード信
号がチップセレクト１４を介してアンド回路７に入力さ
れると、アンド回路７の出力が低レベルとなり、この低
レベル信号によりメモリ部１と４とが夫々パリティチェ
ック部２，５によりパリティチェックされる。また、チ
ップセレクト１４は入出力制御部３にも接続されている
ため、低レベルのリード信号が入力されるとデータバス
１１と１３とを接続しメモリ部１のデータの入出力を可
能とする。一方、メモリ部４用のチップセレクト１６の
レベルは高レベルであるため入出力制御部６によりデー
タバス１５と１３とは遮断され、メモリ部４のデータは
入出力されない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はメモリパリティエラ
ー監視装置に関し、特に複数のメモリのパリティエラー
を監視するメモリパリティエラー監視装置に関する。

【０００２】

【従来の技術】従来のメモリパリティエラー監視装置で
は、メモリリード（メモリ読み出し）したメモリ領域の
みをエラー監視していた。

【０００３】また、たとえば特開平１−２６３８５４号
公報および特開昭６３−１８７７４１号公報に２つのメ
モリ領域について夫々パリティエラーの監視を行う技術
が開示されているがこれらの技術についても同様であっ
た。

【０００４】

【発明が解決しようとする課題】しかし、このような従
来の装置および技術では、メモリリードを行っていない
メモリを監視することができないため、実際に該当メモ
リをリードするまで該当メモリのエラーを検出すること
ができず、これがメモリエラーの発見を遅らせる原因の
一つとなっていた。

【０００５】そこで本発明の目的はメモリエラーを早期
に発見することが可能なメモリパリティエラー監視装置
を提供することにある。

【０００６】

【課題を解決するための手段】前記課題を解決するため
に本発明は、第１の記憶手段と、この第１の記憶手段が
アクセスされることにより前記第１の記憶手段のパリテ
ィチェックを行う第１のパリティチェック手段と、前記
第１の記憶手段への入出力データ線路の開閉を制御する
第１の開閉制御手段と、第２の記憶手段と、この第２の
記憶手段がアクセスされることにより前記第２の記憶手
段のパリティチェックを行う第２のパリティチェック手
段と、前記第２の記憶手段への入出力データ線路の開閉
を制御する第２の開閉制御手段と、前記第１または第２
の記憶手段のいずれか一方へのアクセスにより両方の記
憶手段がアクセスされ、アクセスした方の前記開閉制御
手段が自己の前記入出力データ線路を閉とし、アクセス
しなかった方の前記開閉制御手段が自己の前記入出力デ
ータ線路を開とするアクセス制御手段と、を有すること
を特徴とする。

【０００７】

【発明の実施の形態】本発明によれば、第１の記憶手段
がアクセスされると、アクセス制御手段により第２の記
憶手段もアクセスされ、両者の記憶手段が夫々のパリテ
ィチェック手段によりパリティチェックされる。また、
同時にアクセス制御手段は第１の開閉制御手段を介して
第１の記憶手段への入出力データ線路のみを閉とするた
め、データの入出力は第１の記憶手段へのみ行われる。

【０００８】以下、本発明の実施例について添付図面を
参照しながら説明する。図１は本発明に係るメモリパリ
ティエラー監視装置の第１実施例の構成図である。

【０００９】メモリパリティエラー監視装置は、メモリ
部１、パリティチェック部２、入出力制御部３、メモリ
部４、パリティチェック部５、入出力制御部６およびア
ンド（ＡＮＤ）回路７を備える。

【００１０】メモリ部１はアドレスバス１０、データバ
ス１１および共通チップセレクト（共通アクセス線）１
２に接続され、データの書き込み、読み出しを行う。

【００１１】パリティチェック部２はアドレスバス１
０、データバス１１および共通チップセレクト１２に接
続され、メモリ部１へのメモリライト時にパリティビッ
トを作成、保存し、メモリ部１へのメモリリード時にメ
モリ部１からのリードデータとメモリライト時に保存さ
れているパリティビットとチェックを行いエラーを検出
する。

【００１２】入出力制御部３はデータバス１１，１３と
チップセレクト１４（メモリ部１のアクセス信号線）に
接続され、メモリ部１のリードおよびライト時のみデー
タを通し、それ以外は通さない。

【００１３】メモリ部４はアドレスバス１０、データバ
ス１５および共通チップセレクト（共通アクセス線）１
２に接続され、データの書き込み、読み出しを行う。

【００１４】パリティチェック部５はアドレスバス１
０、データバス１５および共通チップセレクト１２に接
続され、メモリ部４へのメモリライト時にパリティビッ
トを作成、保存し、メモリ部４へのメモリリード時にメ
モリ部４からのリードデータとメモリライト時に保存さ
れているパリティビットとチェックを行いエラーを検出
する。

【００１５】入出力制御部６はデータバス１３，１５と
チップセレクト１６（メモリ部４のアクセス信号線）に
接続され、メモリ部４のリードおよびライト時のみデー
タを通し、それ以外は通さない。

【００１６】アンド（ＡＮＤ）回路７はその入力側がチ
ップセレクト１４，１６と接続され、その出力側が共通
チップセレクト１２と接続されている。

【００１７】次に、この監視装置の動作について説明す
る。メモリ部１がリードされる場合について説明する
と、チップセレクト１４を介して低レベルのアクセス信
号が入出力制御部３およびアンド回路７へ入力される。

【００１８】これにより、まず入出力制御部３がデータ
バス１１と１３とを接続する。したがって、メモリ部１
からのリードデータが入出力制御部３を通して外部に出
力可能となる。一方、メモリ部４はアクセスされないた
めチップセレクト１６を介して入出力制御部６へは高レ
ベル信号が入力されるため、データバス１５と１３とは
遮断される。したがって、メモリ部４からのリードデー
タは外部に出力されない。

【００１９】また、アンド回路７の一方の入力、すなわ
ちチップセレクト１４が低レベルとなるため、アンド回
路７の出力も低レベルとなる。したがって、共通チップ
セレクト１２を介して低レベルのアクセス信号がメモリ
部１，４およびパリティチェック部２，５の全てに入力
されるため、メモリ部１とともにメモリ部４もリードさ
れる。これにより、メモリ部１のリードデータとメモリ
ライト時のパリティチェックデータによりパリティチェ
ック部２でエラー検出が行われ、同時にメモリ部４のリ
ードデータとメモリライト時のパリティチェックデータ
によりパリティチェック部５でエラー検出が行われる。

【００２０】なお、メモリ部１がライト（書き込み）さ
れる場合も、チップセレクト１４を介して低レベルのア
クセス信号が入出力部３およびアンド回路７へ入力され
る。

【００２１】すなわち、リードまたはライトの判別信号
はアクセス信号とともに別途メモリ部１に入力されるよ
う構成されている。これは、メモリ部４についても同様
である。

【００２２】なお、メモリ部４がリードされる場合につ
いても同様に説明できることは明らかであるため、その
説明は省略する。

【００２３】次に、第２実施例について説明する。図２
は第２実施例の構成図である。なお、図１と同様の構成
部分については同一番号を付し、その説明は省略する。

【００２４】この実施例は、メモリ部を３個以上設けた
場合の構成を示す。すなわち、メモリ部２１は最終番目
のメモリ部を、パリティチェック部２２はこのメモリ部
２１のパリティチェック部を、入出力制御部２３はこの
メモリ部２１の入出力制御部を示す。

【００２５】そして、メモリ部２１と入出力制御部２３
間にはデータバス３１が接続され、入出力制御部２３に
はチップセレクト３２が接続される。また、メモリ部２
１、入出力制御部２３および入出力制御部２３への他の
結線は他と共通である。

【００２６】また、アンド回路２４の入力側にはメモリ
部の個数分のチップセレクトが接続される。

【００２７】この構成により、いずれか１個のメモリ部
をリードすることにより、アンド回路２４を介して全て
のメモリ部がパリティチェックされ、かつ各入出力制御
部によりリード要求されたデータバスのみが接続され、
他は遮断されるため、必要なメモリ部のデータのみがリ
ードされる。

【００２８】

【発明の効果】本発明によれば、２個の記憶手段が夫々
パリティチェック手段を有し、かつこれらの記憶手段の
いずれか一方へのアクセスにより両方の記憶手段がアク
セスされ、かつアクセスされた方の記憶手段のデータの
みを入出力させるアクセス制御手段を設けたため、１つ
のメモリリードでリードされていないメモリのパリティ
チェックエラーを確認でき、メモリエラーを早期に発見
することが可能となる。

【図面の簡単な説明】

【図１】本発明に係るメモリパリティエラー監視装置の
第１実施例の構成図である。

【図２】同メモリパリティエラー監視装置の第２実施例
の構成図である。

【符号の説明】

１，４，２１ メモリ部 ２，５，２２ パリティチェック部 ３，６，２３ 入出力制御部 ７，２４ アンド回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 第１の記憶手段と、この第１の記憶手段
   がアクセスされることにより前記第１の記憶手段のパリ
   ティチェックを行う第１のパリティチェック手段と、前
   記第１の記憶手段への入出力データ線路の開閉を制御す
   る第１の開閉制御手段と、 第２の記憶手段と、この第２の記憶手段がアクセスされ
   ることにより前記第２の記憶手段のパリティチェックを
   行う第２のパリティチェック手段と、前記第２の記憶手
   段への入出力データ線路の開閉を制御する第２の開閉制
   御手段と、 前記第１または第２の記憶手段のいずれか一方へのアク
   セスにより両方の記憶手段がアクセスされ、アクセスし
   た方の前記開閉制御手段が自己の前記入出力データ線路
   を閉とし、アクセスしなかった方の前記開閉制御手段が
   自己の前記入出力データ線路を開とするアクセス制御手
   段と、 を有することを特徴とするメモリパリティエラー監視装
   置。
2. 【請求項２】 前記第１および第２の記憶手段は、これ
   ら記憶手段夫々に対応したメモリアクセス手段によりア
   クセスされるよう構成され、前記アクセス制御手段は、
   前記アクセスに応答して前記第１および第２の記憶手段
   を同時にアクセスするようにしたことを特徴とする請求
   項１記載のメモリパリティエラー監視装置。
3. 【請求項３】 前記記憶手段、パリティチェック手段お
   よび開閉制御手段を３組以上有し、かつ、いずれか一個
   の記憶手段へのアクセスにより全ての記憶手段がアクセ
   スされ、アクセスした記憶手段側の前記開閉制御手段が
   自己の前記入出力データ線路を閉とし、アクセスしなか
   った他の前記開閉制御手段が自己の前記入出力データ線
   路を開とするアクセス制御手段を有することを特徴とす
   る請求項１記載のメモリパリティエラー監視装置。