JPS6344775A - シヨツトキゲ−ト電界効果トランジスタ - Google Patents
シヨツトキゲ−ト電界効果トランジスタInfo
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- JPS6344775A JPS6344775A JP18831086A JP18831086A JPS6344775A JP S6344775 A JPS6344775 A JP S6344775A JP 18831086 A JP18831086 A JP 18831086A JP 18831086 A JP18831086 A JP 18831086A JP S6344775 A JPS6344775 A JP S6344775A
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ショットキゲート電界効果トランジスタに関
するものであり、特に、マイクロ波通信、超高速光通信
の分野において使用される増幅回路の構成要素として使
用できるショットキゲート電界効果トランジスタに関す
るものである。更に詳述するならば、本発明は、増幅回
路をモノリシック集積回路として実現する際にその能動
負荷として用いる半導体装置に関するものである。
するものであり、特に、マイクロ波通信、超高速光通信
の分野において使用される増幅回路の構成要素として使
用できるショットキゲート電界効果トランジスタに関す
るものである。更に詳述するならば、本発明は、増幅回
路をモノリシック集積回路として実現する際にその能動
負荷として用いる半導体装置に関するものである。
従来の技術
今日、マイクロ波通信や超光速光通信の分野において、
高利得超広帯域増幅回路に対する要望は切実なものがあ
る。このため（１）組立工数の省略によるコスト低減、
（２）装置の小形化、（３）寄生素子をなくすことによ
り高速高周波特性の向上などの点から、モノリシック集
積回路によりこれを実現する研究が活発となってきた。
高利得超広帯域増幅回路に対する要望は切実なものがあ
る。このため（１）組立工数の省略によるコスト低減、
（２）装置の小形化、（３）寄生素子をなくすことによ
り高速高周波特性の向上などの点から、モノリシック集
積回路によりこれを実現する研究が活発となってきた。
一方、上記の用途には、高周波特性にすぐれた化合物半
導体のショットキゲート電界効果トランジスタ（以下Ｍ
ＥＳＦＥＴと略す）が賞月されている。
導体のショットキゲート電界効果トランジスタ（以下Ｍ
ＥＳＦＥＴと略す）が賞月されている。
第３図に、ＭＥＳＦＥＴモノリシック集積回路に用いる
高利得、超広帯域増幅器の代表的な回路図を示す。第３
図（ａ）は、基本的な増幅回路を示し、人力ＩＮにゲー
トが接続されたＭＥＳＦＥＴ−１を有し、そのゲートに
は、ゲートバイアス抵抗Ｒ１が接続されている。更に、
ソースは、コンデンサＣと抵抗Ｒ２との並列回路を介し
て接地されている。一方、ＭＥＳＦＥＴ−１のドレイン
は、能動負荷を構成しているＭＥＳＦＥＴ−２のゲート
とソースとに接続されると共に、出力○ＩＴに接続され
ている。そして、そのドレイン（ま、ドしイン電源電圧
ＶＯＯに接続されている。従って、ＭＥＳＦＥＴ−１が
増幅用トランジスタである。
高利得、超広帯域増幅器の代表的な回路図を示す。第３
図（ａ）は、基本的な増幅回路を示し、人力ＩＮにゲー
トが接続されたＭＥＳＦＥＴ−１を有し、そのゲートに
は、ゲートバイアス抵抗Ｒ１が接続されている。更に、
ソースは、コンデンサＣと抵抗Ｒ２との並列回路を介し
て接地されている。一方、ＭＥＳＦＥＴ−１のドレイン
は、能動負荷を構成しているＭＥＳＦＥＴ−２のゲート
とソースとに接続されると共に、出力○ＩＴに接続され
ている。そして、そのドレイン（ま、ドしイン電源電圧
ＶＯＯに接続されている。従って、ＭＥＳＦＥＴ−１が
増幅用トランジスタである。
更に、第３図（ｂ）は、抵抗帰還型増幅回路の１例を示
す。なお、第３図（ａ）に示す基本回路の要素と同一の
要素には同一の参照番号を付している。
す。なお、第３図（ａ）に示す基本回路の要素と同一の
要素には同一の参照番号を付している。
ＭＥＳＦＥＴ−１のドレインは、Ｍ Ｅ Ｓ Ｆ Ｅ
Ｔ−３のゲートに接続され、そのＭＥ Ｓ Ｆ Ｅ Ｔ
−３のドレインは、ドレイン電源電圧■。、に接続さ
れ、ソースは、ダイオードＤ１及びＤ２を介して、能動
負荷を構成しているＭＥ Ｓ Ｆ Ｅ Ｔ −４のドレ
インに接続されている。そのＭＥＳＦＥＴ−４のドレイ
ンは、出力ＯＵＴに接続されていると共に、帰還抵抗Ｒ
３を介してＭＥＳＦＥＴ−２のゲートに接続されている
。そして、＆１ＥＳＦＥＴ−４のゲートとソースとはバ
イアス電源に接続されている。かくして、ＭＥＳＦＥＴ
−３及び４が、レベルシフト回路を構成すると共に、抵
抗抵抗Ｒ３と協動して帰還路を形成している。
Ｔ−３のゲートに接続され、そのＭＥ Ｓ Ｆ Ｅ Ｔ
−３のドレインは、ドレイン電源電圧■。、に接続さ
れ、ソースは、ダイオードＤ１及びＤ２を介して、能動
負荷を構成しているＭＥ Ｓ Ｆ Ｅ Ｔ −４のドレ
インに接続されている。そのＭＥＳＦＥＴ−４のドレイ
ンは、出力ＯＵＴに接続されていると共に、帰還抵抗Ｒ
３を介してＭＥＳＦＥＴ−２のゲートに接続されている
。そして、＆１ＥＳＦＥＴ−４のゲートとソースとはバ
イアス電源に接続されている。かくして、ＭＥＳＦＥＴ
−３及び４が、レベルシフト回路を構成すると共に、抵
抗抵抗Ｒ３と協動して帰還路を形成している。
上述の回路方式では、増幅用ＭＥＳＦＥＴのバイアス点
におけるトランスコンダクタンスすなわち電流増幅度を
ｇｍｂとし、能動負荷用ＭＥＳＦＥＴのゲート印加電圧
ゼロボルト時のドレインコンダクタンスをｇｄφとする
と、増幅器の電圧利得Ｇは、 ｇｄφ で与えられる。
におけるトランスコンダクタンスすなわち電流増幅度を
ｇｍｂとし、能動負荷用ＭＥＳＦＥＴのゲート印加電圧
ゼロボルト時のドレインコンダクタンスをｇｄφとする
と、増幅器の電圧利得Ｇは、 ｇｄφ で与えられる。
発明が解決しようとする問題点
以上のようなＭＥＳＦＥＴ増幅回路において、ＭＥＳＦ
ＥＴのドレインコンダクタンスｇ、は、ゲート長、その
他のプロセスパラメータに敏感である。そのため、以上
のような増幅器の利得は、上記（１）式かられかるよう
に、能動負荷のｇｄ、のばらつきによってばらつきがで
きる。
ＥＴのドレインコンダクタンスｇ、は、ゲート長、その
他のプロセスパラメータに敏感である。そのため、以上
のような増幅器の利得は、上記（１）式かられかるよう
に、能動負荷のｇｄ、のばらつきによってばらつきがで
きる。
一方、高利得を実現するためにｇｄｐをあまりに小さく
すると、増幅用ＭＥＳＦＥＴのバイアスに対する余裕度
がきわめて小さくなる。そのため、素子自体の特性のば
らつきにより、適正バイアスから外れやすくなり、適正
バイアスから三極管特性領域にバイアスがはずれると、
十分な利得が得られない。
すると、増幅用ＭＥＳＦＥＴのバイアスに対する余裕度
がきわめて小さくなる。そのため、素子自体の特性のば
らつきにより、適正バイアスから外れやすくなり、適正
バイアスから三極管特性領域にバイアスがはずれると、
十分な利得が得られない。
第２図（ａ）に従来のＭＥＳＦＥＴの基本構造を示し、
第２図ら）にトランジスタ特性を示す。
第２図ら）にトランジスタ特性を示す。
図示のＭＥＳＦＥＴは、ＧａＡｓのような半絶縁性半導
体基板１上に形成された動作層２上に互いに離隔して設
けられ且つ動作層２に対してオーミック接触しているソ
ース電極３とドレイン電極４とを有しており、それらソ
ース電極３とドレイン電極４の間の動作層２に対してゲ
ート電極５がショットキ接触している。
体基板１上に形成された動作層２上に互いに離隔して設
けられ且つ動作層２に対してオーミック接触しているソ
ース電極３とドレイン電極４とを有しており、それらソ
ース電極３とドレイン電極４の間の動作層２に対してゲ
ート電極５がショットキ接触している。
第２図（ｂ）かられかるように、そのＭＥＳＦＥＴのゲ
ート印加電圧Ｖｇを一定にした時、５極管領域のドレイ
ン−ソース間電流工、の、ドレイン−ソース間電圧Ｖｆ
ｌＳの変化に対する傾きが、ドレインコンダクタンスｇ
、である。
ート印加電圧Ｖｇを一定にした時、５極管領域のドレイ
ン−ソース間電流工、の、ドレイン−ソース間電圧Ｖｆ
ｌＳの変化に対する傾きが、ドレインコンダクタンスｇ
、である。
通常のＭＥＳＦＥＴの場合では、ゲート電極が成るバイ
アス電位を与えられている時、その点のトランスコンダ
クタンスｇｌＩとドレインコンダクタンスｇ、の比（ｇ
−／ｇａ）は３０〜５程度となり、これがプロセスの条
件により大きくばらつく。
アス電位を与えられている時、その点のトランスコンダ
クタンスｇｌＩとドレインコンダクタンスｇ、の比（ｇ
−／ｇａ）は３０〜５程度となり、これがプロセスの条
件により大きくばらつく。
上述したように、ｇ−／ｇｄがあまり大きいとバイアス
点の不安定をきたすため、この渣を１０〜５程度の設計
値に制御することが望まれろ。
点の不安定をきたすため、この渣を１０〜５程度の設計
値に制御することが望まれろ。
以上のように、高利得の増幅回路を作成するためには、
ｇ、ｂ／ｇａ。の値を制御することが不可欠となるが、
上述したような所望の値のｇｄ＃を有するＭＥＳＦＥＴ
を再現良く作成することは極めて難しく、またｇｍｂも
ばらつきを有するため実現が困難とされてきた。
ｇ、ｂ／ｇａ。の値を制御することが不可欠となるが、
上述したような所望の値のｇｄ＃を有するＭＥＳＦＥＴ
を再現良く作成することは極めて難しく、またｇｍｂも
ばらつきを有するため実現が困難とされてきた。
そこで、本発明は、上記した従来技術の欠点を解決した
ＭＥＳＦＥＴを提供せんとするものである。
ＭＥＳＦＥＴを提供せんとするものである。
更に、本発明は、上記した従来技術の欠点を解決したモ
ノリシック増幅器ＩＣを実現できる能動負荷に最適な特
性を有するＭＥＳＦＥＴを提供せんとするものである。
ノリシック増幅器ＩＣを実現できる能動負荷に最適な特
性を有するＭＥＳＦＥＴを提供せんとするものである。
問題点を解決するための手段
従来困難であるとされていた所望の値のｇｄ＃を有する
Ｍ Ｅ Ｓ Ｆ Ｅ Ｔを再現良（作成するができるな
らば、増幅用ＭＥＳＦＥＴのｇｍｂにばらつきがあって
も、従来のＭＥＳＦＥＴ増幅器ＩＣに比較して高利１尋
の増幅回路が実現できる。本発明の発明者は、かかる着
想の基に研究を行い、本発明を完成した。
Ｍ Ｅ Ｓ Ｆ Ｅ Ｔを再現良（作成するができるな
らば、増幅用ＭＥＳＦＥＴのｇｍｂにばらつきがあって
も、従来のＭＥＳＦＥＴ増幅器ＩＣに比較して高利１尋
の増幅回路が実現できる。本発明の発明者は、かかる着
想の基に研究を行い、本発明を完成した。
すなわち、本発明のＭＥＳＦＥＴによれば、動作層の幅
がゲート電極のゲート幅に比べて大きいことを特徴とす
るショットキゲート電界効果トランジスタが提供される
。
がゲート電極のゲート幅に比べて大きいことを特徴とす
るショットキゲート電界効果トランジスタが提供される
。
作用
以上のようなＭＥＳＦＥＴにおいては、ソース−ドレイ
ン間に、ゲート電極により制御されない電流路が形成さ
れ、抵抗として機能する。この抵抗は、ゲート電極によ
り制御される電流路に対して並列にある。従って、この
並列抵抗分は、ＭＥＳＦＥＴを能動負荷として使用する
場合、負荷抵抗として機能する。そして、この並列抵抗
分は、Ｍ Ｅ Ｓ Ｆ Ｅ Ｔのゲート電極に規定され
るゲート長などのプロセスパラメータの影響はほとんど
なく、その並列抵抗分の抵抗値は安定している。それ故
、従って、このＭＥＳＦＥＴを能動負荷として使用する
場合、ドレインコンダクタンスの値を並列抵抗分によっ
て実質的に支配することにより、ゲート電極により制御
される電流路の特性にばらつきがあっても、ドレインコ
ンダクタンスのばらつきを従来のＭＥＳＦＥＴに比べて
極めて小さくすることができる。
ン間に、ゲート電極により制御されない電流路が形成さ
れ、抵抗として機能する。この抵抗は、ゲート電極によ
り制御される電流路に対して並列にある。従って、この
並列抵抗分は、ＭＥＳＦＥＴを能動負荷として使用する
場合、負荷抵抗として機能する。そして、この並列抵抗
分は、Ｍ Ｅ Ｓ Ｆ Ｅ Ｔのゲート電極に規定され
るゲート長などのプロセスパラメータの影響はほとんど
なく、その並列抵抗分の抵抗値は安定している。それ故
、従って、このＭＥＳＦＥＴを能動負荷として使用する
場合、ドレインコンダクタンスの値を並列抵抗分によっ
て実質的に支配することにより、ゲート電極により制御
される電流路の特性にばらつきがあっても、ドレインコ
ンダクタンスのばらつきを従来のＭＥＳＦＥＴに比べて
極めて小さくすることができる。
更に、詳細に後述するように、能動負荷として使用した
本発明のＭＥＳＦＥＴのｇ、は、増幅段のＭＥＳＦＥＴ
の近くに位置するので、増幅段のＭ Ｅ Ｓ Ｆ Ｅ
Ｔのｇｍｂと相関を持ち、この関係は、ｇｆｆｉｂ／ｇ
ｄが一定となる方向へ動く。
本発明のＭＥＳＦＥＴのｇ、は、増幅段のＭＥＳＦＥＴ
の近くに位置するので、増幅段のＭ Ｅ Ｓ Ｆ Ｅ
Ｔのｇｍｂと相関を持ち、この関係は、ｇｆｆｉｂ／ｇ
ｄが一定となる方向へ動く。
従って、本発明のＭＥＳＦＥＴを使用することにより能
動負荷形増幅器ＩＣの利得のばらつきを抑えることが可
能となる。
動負荷形増幅器ＩＣの利得のばらつきを抑えることが可
能となる。
実施例
以下、添付図面を参照した本発明によるＬｉＥＳＦＥＴ
の実施例を説明する。
の実施例を説明する。
第１図（ａ）は、本発明のＭＥＳＦＥＴの構造を示し、
第１図（ｂ）は、そのトランジスタの特性を示す。
第１図（ｂ）は、そのトランジスタの特性を示す。
なお、第２図に示す従来のＭ Ｅ Ｓ Ｆ Ｅ Ｔの各
要素と同一部分には同一参照番号を付しである。
要素と同一部分には同一参照番号を付しである。
本発明によるＭＥＳＦＥＴは、ＧａＡｓのような半絶縁
性半導体基板１上に形成された動作層２上に互いに離隔
して設けられ且つ動作層２に対してオーミック接触して
いるソース電極３とドレイン電極４とを有している。こ
の点までは、従来のＭ ＥＳＦＥＴと同様である。
性半導体基板１上に形成された動作層２上に互いに離隔
して設けられ且つ動作層２に対してオーミック接触して
いるソース電極３とドレイン電極４とを有している。こ
の点までは、従来のＭ ＥＳＦＥＴと同様である。
しかし、ソース電極３とドレイン電極４０間に形成され
ているショットキ性のゲート電極６は、動作層２の上部
を完全に横切っていない。
ているショットキ性のゲート電極６は、動作層２の上部
を完全に横切っていない。
第１図（ａ）に示すＭ Ｅ Ｓ Ｆ Ｅ Ｔ １．：お
イテ、ケート電極６の幅をＪとし、ゲート電極が設けら
れていない動作層の幅をＷｐ とすると、ゲート電極に
より制御されない幅Ｗｐの電流バスが形成される。
イテ、ケート電極６の幅をＪとし、ゲート電極が設けら
れていない動作層の幅をＷｐ とすると、ゲート電極に
より制御されない幅Ｗｐの電流バスが形成される。
この電流パスは、ソース電極とドレイン電極との間の並
列抵抗として働くため、本発明のＭＥＳＦＥＴは、従来
構造に比べてドレインコンダクタンスｇ、かわずかに大
きなトランジスタ特性を有する。ＭＥＳＦＥＴのドレイ
ンコンダクタンスはゲート長、その他のプロセスパラメ
ータに敏感なためばらつきができるが、幅Ｗ、の並列低
抗分はゲート長などに影響されず、ばらつきの少ないな
い抵抗値を有することができる。従って、この並列抵抗
分のコンダクタンスが、Ｍ Ｅ Ｓ Ｆ Ｅ Ｔのドレ
インコンダクタンスｇ、の主項となるように幅Ｗ、を設
計することにより、ＭＥＳＦ’ＥＴのドレインコンダク
タンスｇｄのばらつきを極めて小さなものにできる。
列抵抗として働くため、本発明のＭＥＳＦＥＴは、従来
構造に比べてドレインコンダクタンスｇ、かわずかに大
きなトランジスタ特性を有する。ＭＥＳＦＥＴのドレイ
ンコンダクタンスはゲート長、その他のプロセスパラメ
ータに敏感なためばらつきができるが、幅Ｗ、の並列低
抗分はゲート長などに影響されず、ばらつきの少ないな
い抵抗値を有することができる。従って、この並列抵抗
分のコンダクタンスが、Ｍ Ｅ Ｓ Ｆ Ｅ Ｔのドレ
インコンダクタンスｇ、の主項となるように幅Ｗ、を設
計することにより、ＭＥＳＦ’ＥＴのドレインコンダク
タンスｇｄのばらつきを極めて小さなものにできる。
通常のＭＥＳＦＥＴでは、並列抵抗のコンダクタンスを
トランスコンダクタンスｇ、の約１／１０程度とするこ
とによりこの目的が達せられる。更に、この並列抵抗の
コンダンタンスがドレインコンダクタンスｇｄの下限を
与えるため、既に述べたように増幅回路のゲート・バイ
アスの感度が過度に高くなることも防ぐことができる。
トランスコンダクタンスｇ、の約１／１０程度とするこ
とによりこの目的が達せられる。更に、この並列抵抗の
コンダンタンスがドレインコンダクタンスｇｄの下限を
与えるため、既に述べたように増幅回路のゲート・バイ
アスの感度が過度に高くなることも防ぐことができる。
さらに以下に述べるように、本発明のＭＥＳＦＥＴでは
、動作層のシート抵抗がプロセスにより変動し、トラン
スコンダクタンスｇ８が変化しても、ドレインコンダク
タンスｇ、が比例関係を保って変化する機構が働く。通
常、能動負荷用ＭＥＳＦＥＴと増幅用ＭＥＳＦＥＴは、
近接して作成されるため、増幅用ＭＥＳＦＥＴの電流増
幅度ｇｍｂは能動負荷用ＭＥＳＦＥＴのトランスコンダ
クタンスｇ、ときわめて相関が高い。すなわち、この相
関性を利用して増幅器ＩＣの利得のばらつきを抑え再現
性を高めることができる。すなわち、ゲート電極６が設
けられいる部分のドレインコンダクコンスｇ。と、ゲー
ト電極６が設けられいない部分のドレインコンダクコン
スｇ、と、Ｍ Ｅ Ｓ ＦＥＴのドレインコンダクタン
スｇいは、次のように表すことできる。
、動作層のシート抵抗がプロセスにより変動し、トラン
スコンダクタンスｇ８が変化しても、ドレインコンダク
タンスｇ、が比例関係を保って変化する機構が働く。通
常、能動負荷用ＭＥＳＦＥＴと増幅用ＭＥＳＦＥＴは、
近接して作成されるため、増幅用ＭＥＳＦＥＴの電流増
幅度ｇｍｂは能動負荷用ＭＥＳＦＥＴのトランスコンダ
クタンスｇ、ときわめて相関が高い。すなわち、この相
関性を利用して増幅器ＩＣの利得のばらつきを抑え再現
性を高めることができる。すなわち、ゲート電極６が設
けられいる部分のドレインコンダクコンスｇ。と、ゲー
ト電極６が設けられいない部分のドレインコンダクコン
スｇ、と、Ｍ Ｅ Ｓ ＦＥＴのドレインコンダクタン
スｇいは、次のように表すことできる。
ｇｄ ＝ ＝ｇｏ □Ｌｇ
Ｗｇ （ｖｓ ＋ ＶＢｉ ＶＧ） ”’ （ＶＢｉ
−Ｖ。ν／２＝ｇｏ−ｆ （Ｖ。） 但し、Ａ：動作層厚 Ｗｇ：ゲート幅 Ｌｇ：ゲート長 σ：勅作層シート抵抗 ■３ ：ソース電位 ■、：ゲート電位 ＶＢＩ ：ショットキゲートのバリヤバイト■、。：ピ
ンチオフ電圧 従って、小信号人力の場合、ｆ（Ｖｃ）はほぼ一定とみ
なすことができるので、 が成立する。従って、Ｗｇ、／Ｗｐを制御することによ
り、利得を制御することができる。
Ｗｇ （ｖｓ ＋ ＶＢｉ ＶＧ） ”’ （ＶＢｉ
−Ｖ。ν／２＝ｇｏ−ｆ （Ｖ。） 但し、Ａ：動作層厚 Ｗｇ：ゲート幅 Ｌｇ：ゲート長 σ：勅作層シート抵抗 ■３ ：ソース電位 ■、：ゲート電位 ＶＢＩ ：ショットキゲートのバリヤバイト■、。：ピ
ンチオフ電圧 従って、小信号人力の場合、ｆ（Ｖｃ）はほぼ一定とみ
なすことができるので、 が成立する。従って、Ｗｇ、／Ｗｐを制御することによ
り、利得を制御することができる。
なお、簡単のためｇ、は並列の電流パスが主項であり、
この並列の抵抗についても寄生抵抗の値はＦＥＴ部と同
じあると仮定している。
この並列の抵抗についても寄生抵抗の値はＦＥＴ部と同
じあると仮定している。
発明の効果
以上の説明から明らかなように、本発明によるＭＥＳＦ
ＥＴは、ドレインコンダクタンスｇ、のばらつきが小さ
く、それを能動負荷として使用することにより高い利得
の増幅器を実現することができる。
ＥＴは、ドレインコンダクタンスｇ、のばらつきが小さ
く、それを能動負荷として使用することにより高い利得
の増幅器を実現することができる。
第１図（ａ）は、本発明のＭＥＳＦＥＴの構造を示す概
略斜視図、 第１図（ｂ）は、第１図（ａ）に示すＭＥＳＦＥＴの特
性を示すグラフ、 第２図（ａ）は、従来のＭＥＳＦＥＴの基本構造を示す
概略斜視図、 第２図（ｂ）は、第２図（ａ）に示すＭＥＳＦＥＴの特
性を示すグラフ、 第３図（ａ）は、ＭＥＳＦＥＴモノリック集積回路の基
本的な増幅回路の回路図、 第３図ら〕は、ＭＥＳＦＥＴモノリック集積回路の抵抗
帰還型増幅回路の１例を示す回路図である。 〔主な参照番号〕 １・・半絶縁性半導体基板 ２・・動作層 ３・・ソース電極 ４・ ・ドレイン電極 ５．６・・ゲート電極
略斜視図、 第１図（ｂ）は、第１図（ａ）に示すＭＥＳＦＥＴの特
性を示すグラフ、 第２図（ａ）は、従来のＭＥＳＦＥＴの基本構造を示す
概略斜視図、 第２図（ｂ）は、第２図（ａ）に示すＭＥＳＦＥＴの特
性を示すグラフ、 第３図（ａ）は、ＭＥＳＦＥＴモノリック集積回路の基
本的な増幅回路の回路図、 第３図ら〕は、ＭＥＳＦＥＴモノリック集積回路の抵抗
帰還型増幅回路の１例を示す回路図である。 〔主な参照番号〕 １・・半絶縁性半導体基板 ２・・動作層 ３・・ソース電極 ４・ ・ドレイン電極 ５．６・・ゲート電極
Claims (4)
- （１）動作層の幅がゲート電極のゲート幅に比べて大き
いことを特徴とするショットキゲート電界効果トランジ
スタ。 - （２）前記ゲート電極は、ソース電極に接続されて能動
負荷を構成していることを特徴とする特許請求の範囲第
（１）項記載のショットキゲート電界効果トランジスタ
。 - （３）前記能動負荷を形成しているショットキゲート電
界効果トランジスタは、半導体集積回路内において、該
能動負荷が接続される増幅用ショットキゲート電界効果
トランジスタに近接して形成されていることを特徴とす
る特許請求の範囲第（２）項記載のショットキゲート電
界効果トランジスタ。 - （４）半導体集積回路として化合物半導体基板上に形成
されていることを特徴とする特許請求の範囲第（１）項
から第（３）項までのいずれか１項記載のショットキゲ
ート電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18831086A JPS6344775A (ja) | 1986-08-11 | 1986-08-11 | シヨツトキゲ−ト電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18831086A JPS6344775A (ja) | 1986-08-11 | 1986-08-11 | シヨツトキゲ−ト電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6344775A true JPS6344775A (ja) | 1988-02-25 |
Family
ID=16221365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18831086A Pending JPS6344775A (ja) | 1986-08-11 | 1986-08-11 | シヨツトキゲ−ト電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6344775A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6075263A (en) * | 1997-04-09 | 2000-06-13 | Nec Corporation | Method of evaluating the surface state and the interface trap of a semiconductor |
| JP2009135226A (ja) * | 2007-11-29 | 2009-06-18 | Nichia Corp | 定電流ダイオード及び定電流ダイオード付き発光装置 |
-
1986
- 1986-08-11 JP JP18831086A patent/JPS6344775A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6075263A (en) * | 1997-04-09 | 2000-06-13 | Nec Corporation | Method of evaluating the surface state and the interface trap of a semiconductor |
| JP2009135226A (ja) * | 2007-11-29 | 2009-06-18 | Nichia Corp | 定電流ダイオード及び定電流ダイオード付き発光装置 |
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