JPS6345663A - 入出力インタ−フエ−ス - Google Patents
入出力インタ−フエ−スInfo
- Publication number
- JPS6345663A JPS6345663A JP18876686A JP18876686A JPS6345663A JP S6345663 A JPS6345663 A JP S6345663A JP 18876686 A JP18876686 A JP 18876686A JP 18876686 A JP18876686 A JP 18876686A JP S6345663 A JPS6345663 A JP S6345663A
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- JP
- Japan
- Prior art keywords
- input
- cpu
- signal
- output interface
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、データとアドレスをマルチブレクスして送信
するブルチプレクス型演算処理装置（ｃｐｕ） とデー
タとアドレスを別個に送信するノンマルチプレクス型Ｃ
ＰＵの両方のＣＰＵに対応することができる入出力イン
ターフェースに関する。
するブルチプレクス型演算処理装置（ｃｐｕ） とデー
タとアドレスを別個に送信するノンマルチプレクス型Ｃ
ＰＵの両方のＣＰＵに対応することができる入出力イン
ターフェースに関する。
［従来の技術］
−Ｓに、データとアドレスがマルチプレクス（多重）さ
れている演算処理装置（ＣＰｔｌ ） 、およびノンマ
ルチブレクスされている（多重されていない）ＣＰＵに
対する入出力インターフェースとしては、それぞれのバ
スタイブに対応した入出力インターフェースがある。
れている演算処理装置（ＣＰｔｌ ） 、およびノンマ
ルチブレクスされている（多重されていない）ＣＰＵに
対する入出力インターフェースとしては、それぞれのバ
スタイブに対応した入出力インターフェースがある。
そして、この２種頚の入出力インタフェースを１つのイ
ンタフェースとして実現する入出力インタフェースが考
えられている。
ンタフェースとして実現する入出力インタフェースが考
えられている。
第３図は入出力インターフェースの従来の構成の一例を
示す。
示す。
第３図において、１５はマルチプレクス型ＣＰＵおよび
ノンマルチプレクス型ＣＰｕに対応することができる入
出力インターフェースを示すブロックである。
ノンマルチプレクス型ＣＰｕに対応することができる入
出力インターフェースを示すブロックである。
ここで、１は入出力インターフェース１５がノンマルチ
プレクス型ＣＰＵと接続しているときは、データを転送
し、入出力インターフェース１５がマルチプレクス型Ｃ
ＰＵと接続しているときは、アドレスおよびデータを転
送するバスである。このバス１は、アドレス制御回路９
の端子１−１に接続している。
プレクス型ＣＰＵと接続しているときは、データを転送
し、入出力インターフェース１５がマルチプレクス型Ｃ
ＰＵと接続しているときは、アドレスおよびデータを転
送するバスである。このバス１は、アドレス制御回路９
の端子１−１に接続している。
２はラッチ信号線（＾ＬＥ）であり、入出力インターフ
ェース１５がマルチプレクス型ＣＰＵと接続していると
きに、第４図のアドレス信号りをラッチするためのアド
レスラッチイネーブル信号Ｃをアドレス制御回路９の端
子３−１に伝える信号線である。
ェース１５がマルチプレクス型ＣＰＵと接続していると
きに、第４図のアドレス信号りをラッチするためのアド
レスラッチイネーブル信号Ｃをアドレス制御回路９の端
子３−１に伝える信号線である。
３は入出力インタフェースと接続するＣＰｔ１から送ら
れてくるパスタイブ信号を伝えるＣＰＵモード信号線で
ある。このモード信号線３は、入出力インタフェース１
５がマルチプレクス型ＣＰＵの制御を受けているあいだ
は、例えば第４図に示すような“１”の外部モード信号
Ａをアドレス制御回路９の端子２−１へ伝える。
れてくるパスタイブ信号を伝えるＣＰＵモード信号線で
ある。このモード信号線３は、入出力インタフェース１
５がマルチプレクス型ＣＰＵの制御を受けているあいだ
は、例えば第４図に示すような“１”の外部モード信号
Ａをアドレス制御回路９の端子２−１へ伝える。
４はリセット信号線であり、ＣＰｕから入出力インター
フェース１５に送られて、このインターフェース１５を
リセットするリセット信号をアドレス制御回路９の端子
４−１に伝える信号線である。
フェース１５に送られて、このインターフェース１５を
リセットするリセット信号をアドレス制御回路９の端子
４−１に伝える信号線である。
５はノンマルチプレクス型ＣＰＵからのアドレス信号線
である。
である。
６は、データをランダムアクセスメモリ（不図示）など
へ書込む指示を与える書き込み信号をＣＰＵから伝える
書き込み信号線である。
へ書込む指示を与える書き込み信号をＣＰＵから伝える
書き込み信号線である。
７はかかるランダムアクセスメモリからデータを読み取
る指示を与える読み取り信号をＣＰ［］から転送する信
号線である。
る指示を与える読み取り信号をＣＰ［］から転送する信
号線である。
８は、上述したランダムアクセスメモリや他の入出力機
器へデータを転送するときに、そのデータを一時格納し
ておくデータバスバッファである。
器へデータを転送するときに、そのデータを一時格納し
ておくデータバスバッファである。
９はＣＰＩＩの種類、すなわちマルチプレクス型あるい
はノンマルチプレクス型に応じてアドレスおよびデータ
を誘み取るアドレス制御回路である。
はノンマルチプレクス型に応じてアドレスおよびデータ
を誘み取るアドレス制御回路である。
また、入出力インターフェース１５は、ランダムアクセ
スメモリなどとデータの読み書きを行う読み出し書込み
制御回路１０および入力データをランダムアクセスメモ
リやＣＰＵなどのボートへ転送する入出力ポート制御回
路１２を有する。
スメモリなどとデータの読み書きを行う読み出し書込み
制御回路１０および入力データをランダムアクセスメモ
リやＣＰＵなどのボートへ転送する入出力ポート制御回
路１２を有する。
ところが従来この種の入出力インターフェースでは、２
種のＣＰＵパスタイブ（マルチプレクス型／ノンマルチ
プレクス型）から該当する種類のバスタイブを選択する
ためにバスの種類を示すレベル信号（ＣＰＵモード信号
）を必要としている。したがってＣＰＵから送られてく
るこのレベル信号をアドレス制御回路９において検出し
て、検出信号に応じて、入出力インターフェース１５の
内部回路を結ぶパスラインをアドレス制御回路がコント
ロールする回路方式がとられていた。
種のＣＰＵパスタイブ（マルチプレクス型／ノンマルチ
プレクス型）から該当する種類のバスタイブを選択する
ためにバスの種類を示すレベル信号（ＣＰＵモード信号
）を必要としている。したがってＣＰＵから送られてく
るこのレベル信号をアドレス制御回路９において検出し
て、検出信号に応じて、入出力インターフェース１５の
内部回路を結ぶパスラインをアドレス制御回路がコント
ロールする回路方式がとられていた。
そのため、ＣＰＵが送出する第４図に示すようなＣＰｕ
Ｐｕパスタイブ信号Ａを転送する専用のＣＰｕバスタイ
ブ指定信号線３を設けなければならないという問題があ
った。
Ｐｕパスタイブ信号Ａを転送する専用のＣＰｕバスタイ
ブ指定信号線３を設けなければならないという問題があ
った。
また各ＣＰｕはバスの種類を指示するレベル信号を入出
力インターフェース１５へ送らなければならないという
問題点があった。
力インターフェース１５へ送らなければならないという
問題点があった。
［発明が解決しようとする問題点］
そこで、本発明の目的は、このような問題点を解決し、
ＣＰＵからバスの種類を指示する信号を必要としなくて
も簡単な構成でバスの種類を判定できる入出力インター
フェースを提供することにある。
ＣＰＵからバスの種類を指示する信号を必要としなくて
も簡単な構成でバスの種類を判定できる入出力インター
フェースを提供することにある。
［問題点を解決するための手段］
このような目的を達成するために本発明は、データとア
ドレスとを多重し、その多重信号をアドレスラッチイネ
ーブル信号と共に送出する第１の油算処理装置、および
データとアドレスを多重することなしに送出する第２の
演算処理装置のいずれからの送出信号をも処理すること
のできる入出力インターフェースにおいて、アドレスラ
ッチイネーブル信号の有無を検出する手段と、検出手段
からの検出出力に応動して、入出力インターフェース内
のバスを、第１および第２の演算処理装置のいずれから
の信号を受けつけるバスに指定する手段とを具えたこと
を特徴とする。
ドレスとを多重し、その多重信号をアドレスラッチイネ
ーブル信号と共に送出する第１の油算処理装置、および
データとアドレスを多重することなしに送出する第２の
演算処理装置のいずれからの送出信号をも処理すること
のできる入出力インターフェースにおいて、アドレスラ
ッチイネーブル信号の有無を検出する手段と、検出手段
からの検出出力に応動して、入出力インターフェース内
のバスを、第１および第２の演算処理装置のいずれから
の信号を受けつけるバスに指定する手段とを具えたこと
を特徴とする。
［作 用］
本発明は、マルチプレクス型ＣＰＵがデータ、アドレス
に先立って送出するアドレスラッチイネーブル信号の有
無を検出手段により検出して、この検出出力に応動して
ＣＰＵの種類に応じたバスを指定する内部バスタイブ指
定信号をバス指定手段により出力するので、ＣＰＵから
のバスタイブは指定信号を必要とせず、外部パスライン
の信号線を減少することができる。
に先立って送出するアドレスラッチイネーブル信号の有
無を検出手段により検出して、この検出出力に応動して
ＣＰＵの種類に応じたバスを指定する内部バスタイブ指
定信号をバス指定手段により出力するので、ＣＰＵから
のバスタイブは指定信号を必要とせず、外部パスライン
の信号線を減少することができる。
［実施例］
以下、図面を参照して、本発明の詳細な説明する。
第１図は、本発明実施例における回路構成を示す。
なお、第１図において第３図と同様の箇所には同一の符
号を付す。
号を付す。
第１図において、マルチプレクス型ＣＰＵの入出力ポー
トとして入出力インターフェース２０を使用する場合、
ＣＰＵより転送されてきた、たとえば第２図に示すよう
なアドレス・ラッチ・イネーブル信号（ＡＬＥ）Ｃを例
えばＲ３型フリップフロップのような検出手段としての
信号保持・出力回路（フリップフロップ回路）２１によ
り検出する。次にフリップフロップ回路２１は、マルチ
プレクス型バスタイブを指示する第２図に示すようなレ
ベル信号Ｂをタイプ指示信号端子３−１に入力し続ける
。またこのレベル信号Ｂそのものは、ＣＰｔ１からのリ
セット信号をフリップフロップ回路２１が人力すると、
フリップフロップ回路２１により初期状態に設定される
。
トとして入出力インターフェース２０を使用する場合、
ＣＰＵより転送されてきた、たとえば第２図に示すよう
なアドレス・ラッチ・イネーブル信号（ＡＬＥ）Ｃを例
えばＲ３型フリップフロップのような検出手段としての
信号保持・出力回路（フリップフロップ回路）２１によ
り検出する。次にフリップフロップ回路２１は、マルチ
プレクス型バスタイブを指示する第２図に示すようなレ
ベル信号Ｂをタイプ指示信号端子３−１に入力し続ける
。またこのレベル信号Ｂそのものは、ＣＰｔ１からのリ
セット信号をフリップフロップ回路２１が人力すると、
フリップフロップ回路２１により初期状態に設定される
。
ノンマルチプレクス型ＣＰＵと入出力インターフェース
２０が接続しているときは、アドレス・ラッチ・イネー
ブル信号は、このＣＰＬＩからは出力されないので、フ
リップフロップ回路２１からタイプ指示信号端子３−１
へはレベル信号“０”が入力される。なお、このとき、
アドレス・ラッチ・イネーブル信号端子２−１へ入力す
る信号レベルは、フリップフロップ回路２１を動作させ
ないレベルに設定すればよい。
２０が接続しているときは、アドレス・ラッチ・イネー
ブル信号は、このＣＰＬＩからは出力されないので、フ
リップフロップ回路２１からタイプ指示信号端子３−１
へはレベル信号“０”が入力される。なお、このとき、
アドレス・ラッチ・イネーブル信号端子２−１へ入力す
る信号レベルは、フリップフロップ回路２１を動作させ
ないレベルに設定すればよい。
したがって、アドレス制御回路はＣＰＵの種類に応じて
内部バスを選択することができる。
内部バスを選択することができる。
また、ノンマルチプレクス型ＣＰＵに入出力インターフ
ェース２０が対応しているときに使用されるアドレス・
ライン（複数ビット）４は、入出力インターフェース２
Ｇがマルチプレクス型ＣＰＵと対応するときには使用さ
れない。
ェース２０が対応しているときに使用されるアドレス・
ライン（複数ビット）４は、入出力インターフェース２
Ｇがマルチプレクス型ＣＰＵと対応するときには使用さ
れない。
したがって、空きとなっているアドレス・ライン４およ
びその端子４−１を別の用途に使用することも可能であ
る。
びその端子４−１を別の用途に使用することも可能であ
る。
［発明の効果］
以上、説明したように、本発明によれば、アドレス・ラ
ッチ・イネーブル信号の有無を検出する手段を２ ｆ！
のｃｐｕと対応可能な従来の入出力インターフェースに
設けるだけで、ＣＰＵと接続する専用の外部バスタイブ
モード信号線を不要とし、以って外部パスラインの信号
線を減少することができるという効果が得られる。
ッチ・イネーブル信号の有無を検出する手段を２ ｆ！
のｃｐｕと対応可能な従来の入出力インターフェースに
設けるだけで、ＣＰＵと接続する専用の外部バスタイブ
モード信号線を不要とし、以って外部パスラインの信号
線を減少することができるという効果が得られる。
第１図は、本発明実施例における回路構成の一例を示す
ブロック図、 第２図は本発明実施例におけるマルチプレクス型ＣＰＵ
からの入力信号波形の一例を示すタイミングチャート、 第３図は従来の回路構成の一例を示すブロック図、 第４図は従来例におけるマルチプレクス型ＣＰＵからの
入力信号波形の一例を示すタイミングチャートである。 １・・・ＣＰＵバス、 １−１．２−１．３−１．４−１．４−１．５−１・・
・入力端子、２・・・アドレスラッチイネーブル信号線
、３・・・入出力インタフェース内部用のＣＰＵバスタ
イブ指定信号線、 ４・・・アドレスライン、 ５・・・リセット信号線、 ６・・・書き込み命令信号線、 ７・・・読み取り命令信号線、 ８・・・データバスバッファ、 ９・・・アドレス制御回路、 ｌＯ・・・読み出し書込み制御回路、 １１・・・ボート制御回路、 １２・・・入出力ボート制御回路、 １５、２０・・・入出力インターフェース。 ｇ区 未発Ｂ且奏功色イク１１のタイミレフ゛チ了−ト第２図 仁Ｉｂ
ブロック図、 第２図は本発明実施例におけるマルチプレクス型ＣＰＵ
からの入力信号波形の一例を示すタイミングチャート、 第３図は従来の回路構成の一例を示すブロック図、 第４図は従来例におけるマルチプレクス型ＣＰＵからの
入力信号波形の一例を示すタイミングチャートである。 １・・・ＣＰＵバス、 １−１．２−１．３−１．４−１．４−１．５−１・・
・入力端子、２・・・アドレスラッチイネーブル信号線
、３・・・入出力インタフェース内部用のＣＰＵバスタ
イブ指定信号線、 ４・・・アドレスライン、 ５・・・リセット信号線、 ６・・・書き込み命令信号線、 ７・・・読み取り命令信号線、 ８・・・データバスバッファ、 ９・・・アドレス制御回路、 ｌＯ・・・読み出し書込み制御回路、 １１・・・ボート制御回路、 １２・・・入出力ボート制御回路、 １５、２０・・・入出力インターフェース。 ｇ区 未発Ｂ且奏功色イク１１のタイミレフ゛チ了−ト第２図 仁Ｉｂ
Claims (1)
- 【特許請求の範囲】 データとアドレスとを多重し、その多重信号をアドレス
ラッチイネーブル信号と共に送出する第１の演算処理装
置、およびデータとアドレスを多重することなしに送出
する第２の演算処理装置のいずれからの送出信号をも処
理することのできる入出力インターフェースにおいて、 前記アドレスラッチイネーブル信号の有無を検出する手
段と、 該検出手段からの検出出力に応動して、前記入出力イン
ターフェース内のバスを、前記第１および第２の演算処
理装置のいずれからの信号を受けつけるバスに指定する
手段と を具えたことを特徴とする入出力インターフェース。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18876686A JPS6345663A (ja) | 1986-08-13 | 1986-08-13 | 入出力インタ−フエ−ス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18876686A JPS6345663A (ja) | 1986-08-13 | 1986-08-13 | 入出力インタ−フエ−ス |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6345663A true JPS6345663A (ja) | 1988-02-26 |
Family
ID=16229401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18876686A Pending JPS6345663A (ja) | 1986-08-13 | 1986-08-13 | 入出力インタ−フエ−ス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6345663A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0290354A (ja) * | 1988-09-28 | 1990-03-29 | Meidensha Corp | プログラマブルコントローラのバス拡張方式 |
-
1986
- 1986-08-13 JP JP18876686A patent/JPS6345663A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0290354A (ja) * | 1988-09-28 | 1990-03-29 | Meidensha Corp | プログラマブルコントローラのバス拡張方式 |
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