JPS6345671A

JPS6345671A - 論理回路シミユレ−シヨン方法

Info

Publication number: JPS6345671A
Application number: JP61188438A
Authority: JP
Inventors: Yoshio Takamine; 高嶺　美夫; Shunsuke Miyamoto; 宮本　俊介
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-08-13
Filing date: 1986-08-13
Publication date: 1988-02-26

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、論理回路の動作を論理的にシミュレートする
論理シミュレークヨ／方法に係り、特に大規模論理回路
の論理動作を高速にシミュレートするに好適な論理シミ
ュレーション方法に関する。

〔従来の技術〕

大規模論理回路の設計時には、同期型論理設計方式を採
用することが多い。これは、フリップフロップのセット
、リセット条件に、必ずクロック信号を用い、一定時刻
でフリップ７０ツブを動作させつつ、フリツプフａツブ
間の組合せ論理回路で情報加工を行う設計方式である。

このような同期型論理設計方式では、フリップフロップ
で囲まれた組合せ論理回路は回路遅延時間ゼロと見なし
て、設計を行う。論理シミュレーションにおいても、特
開昭６０−１７３４８４　号に記載のように、同期型論
理設計方式の性質を利用し、高速に論理シミュレーショ
ンを実行する方法が知られている。即ち、フリップ７０
ツブで囲まれる組合せ論理回路について、各素子の出力
信号値を回路遅延時間ゼロと見なして算出して行く。

そして、組合せ論理回路からの最終のイベント（信号値
変化）が７リツプフロツブに達した時にのみ、そのフリ
ップフロップの出力信号値を算出する方法である。

一方では、上述のようなイベント駆動方式に基づく各素
子の出力信号値の算出を、多数の並列プロセッサ、ろる
いはパイプライン・プロセッサを用いて並列的に処理す
ることにより、高速に論理シミュレーションを実行する
方法も知られている。

ここではパイプライン・プロセッサを用いた場合の処理
の様子を第２図に示す。既にＥｌ　ｅ　Ｅｌ　＋・・・
・・・、Ｅｗで表わされるＮ個のイベントが保持されて
いるとする。通常の処理では、まず最初のイベントＥｌ
についてイベント読出し、素子機能。

現在の出力信号値および入力信号値読出し、出力信号値
算出と変化判定、新出力信号値格納、そして新しいイベ
ント格納の各処理を順次実行し、引続き次のイベントＥ
、について同様の処理を実行する。これに対しパイプラ
イン・プロセッサを用いた場合には、最初のイベントＥ
８についてイベント読出し処理が終了すると、引続き素
子機能、現出力信号値読出し処理を実行すると同時に、
次のイベントＥ、についてイベント読出し処理を行う。

第２図に示した例では、最大５個のイベントを同時に処
理することが可能である。

〔発明が解決しようとする問題点〕

上記従来技術では、シミニレ−ジョン対象論理回路内に
あって２つ以上の入力端子を有するある素子において、
その２つ以上の入力端子の入力信号値が同時に変化した
場合、それら２つ以上の信号値変化はそれぞれ独立のイ
ベントとして保持される。このため同一素子の出力信号
値算出ｆ、２回以上実行してしまい、そのための処理オ
ーバヘッドが存在する。特に多数のイベン）ｆ並列的に
処理する場合には、第２図に示した様に、あるイベント
についてその指示する素子の新出力信号値を格納する以
前に、他のイベントについてその指示する素子の現出力
信号値読出しを実行するため、必ずしも最新の出力信号
値を用いてその変化判定が実行されるとは限らない。こ
のため、上記の様に同一素子の出力信号値算出を２回以
上実行した場合に、いずれの回においても出力信号値変
化と判定し、同一のイベントがその下流の素子に対し再
度同一のイベントを発生させ、もはやその処理オーバヘ
ッドが無視できないものとなる。

本発明の目的は、上記の様な同一素子に対するイベント
（重複イベント）による処理オーバヘッドを最小限に抑
えた。高速な論理シミュレーション処理装置を提供する
ことにある。

〔問題点を解決するための手段〕

上記目的は、多数のイベントの中から、同一素子を指示
するイベントを重複イベントとして高速に判定、削除す
る重複イベント削除手段を設けることにより、達成され
る。

〔作用〕

重複イベントを含む可能性がある多数のイベントの処理
を開始する直前に１重複イベント削除手段を用いて有効
なイベントだけを残し、それら有効なイベントについて
のみ処理を実行することが可能となる。このため重複イ
ベントによる処理オーバヘッドを最小限に抑え、高速に
論理シミュレーションを実行できる。

〔実施例〕

以下、本発明の一実施例と、図面を用いて詳細に説明す
る。

初めに本実施例のハードウェア構成の概略を第３図を用
いて説明する。本実施例のハードウェアは大きく主記憶
装置１、スカラ処理装置２、ベクトル処理装置３から構
成される。主記憶装置１は論理シミュレーションを実行
するためのプログラム・データを保持する。スカラ処理
装置２は、主記憶装置１よりプログラム金構成する命令
を読出し、解読し、その命令に従い主記憶装置１のデー
タを参照または更新するか、あるいはベクトル処理装置
３に対し、ベクトル処理の開始を指示する。

ベクトル処理装置３は、スカラ処理装置２から送られる
ベクトル処理開始の指示により、主記憶装置！！、１よ
りベクトル命令を読出し、解読し、そのベクトル命令に
従い主記憶装置１のデータを参照または更新する。

スカラ処理装置２はさらに、バッファ記憶２１、命令バ
ッファ２２．命令デコーダ２３．演算処理部２４から構
成され、演算処理部２４はさらに、汎用レジスタ２４１
、浮動小数点レジスタ２４２、演算器２４３から構成さ
れる装ベクトル処理装置３はさらに、命令制御部３１゜アクセ
ス制御部３２、ベクトルレジスタ部３３゜演算処理部３
４から構成される。命令制御部３１ばさらに、命令バッ
ファ３１１４．命令デコーダ３１２より構成され、アク
セス制御部３２はさらニ、アドレスレジスタ群３２１．
ロード処理部３２２、ストア処理部３２３より構成され
、ベクトルレジスタ部はさらに、スカシレジスタ群３３
１、ベクトルレジスタ群３３２、マスクレジスタ群３３
３　より構成され、演算処理部３４はさらに。

演算器群３４１より構成される。

本実施例のハードウェアは１例えばＨＩＴＡＣｌＳ−８
１０のようなベクトル・プロセッサのハードウェアと、
その基本的な動作も含めて同様である。そこで、スカラ
処理装置２およびベクトル処理装置３の詳細な動作の説
明は省略する。

以上で１本実施例のハードウェア構成の説明を終了する
。

次に５本実施例による論理シミュレーション処理手順を
説明するが、その前に、論理シミュレーションを実行す
るためのデータの形式を説明する。

巣４図は、シミュレーション対象論理回路を、論理シミ
ュレーション実行可能な形式に翻訳した論理テーブルＬ
　’ｒ　Ｂ　Ｌのルコードの形式を示す。

ＬＴＢＬのルコードは原則として論理回路を構成するＡ
ＮＤ、ＯＲ等のゲート１つ、またはラッチ１つを表わす
。本レコードは２０バイトの長さを持ち、第４図に示す
ように１バイトまたは４バイトの長さを持つ８つのフィ
ールドに分けられる。

バイト位置Ｏの１バイトのフィールドＦＮは、当該レコ
ードに対応する素子の機能、すなわちＭの。

ＯＲ１あるいはラッチ等の種類を保持する。バイト位置
１の１バイトのフィールドＦＬは１重複イベント削除処
理を実行するためのフラグを保持する。バイト位置２０
１バイトのフィールドは、本実施例では使用していない
。バイト位置３の１バイトのフィールドＶＡＬは、当該
レコードに対応する素子の出力信号１直を保持する。バ
イト位置４および８のそれぞれ４バイトのフィールドＦ
ｌｌおよびＦＩ２は、当該レコードに対応する素子の、
入刃先素子に対応するレコードを指示するポインタを保
持する。バイト位置１２および１６のそれぞれ４バイト
のフィールドＦＯＩおよびＦＯ２は、当該レコードに対
応する素子の、出力先素子に対応するレコードを指示す
るポインタを保持する。

フィールドＦＴＩ、ＦＩ２．ＦＯＩおよびＦＯ２に保持
されるポインタ情報により、シミュレーション対象論理
回路を構成する素子間の結線関係を表わす。

論理テーブルＬＴＢＬの他に、論理シミュレーションを
実行するためにゲート・イベント・テープｋＧＥＶＴ％
ラッチ・イベント・テーブルＬＥＶＴが存在する。ＧＥ
ＶＴは、ＡＮＤ、ＯＲ等のゲート素子において、その入
力信号値が変化した素子に対応するＬＴＢＬレコードを
指示するポインタを、イベントとして保持する。ＬＥＶ
Ｔは、ラッチ素子において、その入力信号値が変化した
素子に対応するＬＴＢＬレコードを指示するポインタを
、イベントとして保持する。ＧＥＶＴ、ＬＥＶＴのそれ
ぞれに対し、その保持するイベント数を保持するエリア
ｏｇｖ’ｒＮ、ＬＥＶＴＮが存在する。また、論理シミ
ュレーションの進捗度、すなわちシミュレー・／ヨ／・
サイクル数を保持するためのエリアＣＹＯＬＥが存在す
る。

以上で、論理シミュレーション分実行するためのデータ
の形式の説明を終了する。

次に、本実施例による論理シミュレーション処理手順を
第１図および第５図を用いて説明する。

第１図は全体の処理手順の概要を示す。初期設定１０１
では、倫理テーブルＬＴＢＬの初期設定を行う。すなわ
ちＬＴＢＬの各レコードのフラグ・フィールドＦＬに″
０”を、出力信号値フィールドＭＡＬに０期値を格納す
る。次に、サイクル数格納エリアＣＹＯＬＥに１０”を
格納する（処理１０２）。

以下、ＣＹＣＬＥの内容が、指定されたシミュレーショ
ン終了サイクル数に達するまで、処理１０３から処理１
１９までを繰返す。まず、外部入力信号セット１０３に
て、シミュレーション対＆ｍ理回路に対し外部より与え
られる信号値を、論理テーブルＬＴＢＬの出力信号値フ
ィールドＶＡＬに格納する。この時出力先素子ボイ／り
・フィールドＦＯＩ、ＦＯ２の内容を、出力先素子の機
能に従いゲート・イベント・テーブルＧＥＶＴまたはラ
ッチ・イベント・テーブルＬＥＶＴに格納する。次に、
ゲート・イベント評価１０４にて、ＧＥＶＴの内容に従
い、イベントの発生したゲート素子の新しい出力信号値
を算出する。すなわち、ＧＥＶＴに格納されているイベ
ントを読出し、その指示するＬＴＢＬレコードについて
、その機能フィールドＰＮの内容、入刃先素子ポインタ
・フィールドＦＩＺ、−ＦＩ２の内容がさらに指示する
ＬＴＢＬレコードのそれぞれの出力信号値フィールドの
内容により、新しい出力信号値を算出する。新しい出力
信号値を、上記イベントが指示するＬＴＢＬレコードの
出力信号値フィールドＶＡＬの内容と比較し。

異なっている、すなわち出力信号値が変化した場合には
出力信号値フィールドＶＡＬの内容を更新し、出力先素
子ポインタ・フィールドＦ０１゜ＦＯ２の内容を、出力
先素子の機能に従いＧＥＶＴまたはＬＥＶＴに格納する
。以上のゲート・イベント評価１０４の処理は、第３図
に示したベクトル処理装置３にて、第２図に示すように
ベクトル処理として実行される。また、ゲート・イベン
ト評価１０４にて新たなゲート・イベントが発生した場
合には、再度ゲート・イベント評価１０４を実行する（
処理１０５）。

ゲート・イベントが発生しなくなったら、クロックを立
上げる（処理１０６）。すなわち、シミュレーション対
象倫理回路に対し外部からクロックとして与えられる信
号値を、ｉｉ％ｉ埋テーブルＴＢＬの出力信号値フィー
ルドＭＡＬに格納する。この特出刃先素子ポインタ・フ
ィールドＦＯＩ、ＦＯ２の内容を、出力先素子の機能に
従いゲート・イベント・テーブルＧＥＶＴまたはラッチ
・イベント・テーブルＬＥＶＴに格納する。次に、ゲー
ト・イベント評価１０７を実行する。その処理はゲート
・イベント評価１０４と同様である。また、ゲート・イ
ベントが発生しなくなるまで繰返す点も同様である（処
理１０９）。次に、ラッチ重複イベント削除１０９にて
、ＬＥＶＴに格納されているイベントの内、同一のＬＴ
ＢＬレコードを指示する重複イベン１１−削除する。こ
れは外部入力信号セット１０３、クロック立上げ１０６
．あるいはゲート・イベント評価１０４，１０７のそれ
ぞれの処理において、同一素子の異なる入力信号値が便
化したために発生した重複イベント、あるいはベクトル
処理の性質により重複イベントがさらに下流の素子に伝
謄され発生した重飄イベントにより、続くラッチ・イベ
ン）　１１０．あるいはその以降の処理にオーバヘッド
が含まれるのを防ぐためのものである。ラッチ重複イベ
ント削除１０９の詳細な処理手順については、後に説明
する。次に、ラッチ・イベント評ｔｉｔ［１ｌｌｏにて
、ＬＥＶＴの内容に従い、イベントの発生したラッチ素
子の新しい出力信号値ｅＸ出する。その処理は、ＧＥＶ
ＴＯ代りにＬＥＶＴからイベント分読出すことを除いて
、ゲート・イベント評価１０４と同様でおる。ラッチ・
イベント評価１１０にて新たなゲート・イベントが発生
した場合には、再度ゲート・イベント評価１０７より処
理を繰返す（処理１１１）。

ゲート・イベントが発生しなくなったら、クロックを立
下げる（処理１１２）。これより処理１１１７まで、処
理１０６から１１１までと同派の処理を実行する。

処理１１７にて、ゲート・イベントが存在しなかったら
、サイクル数洛納エリアＣＹＣＬＥの内容を“１”増す
（処理１１８）。そしてＣＹＣＬＥの内容が指定された
シミュレーション、１’ＦＴサイクル数にまだ達してい
なかったら処理１０３以降を繰返す（処理１１９）。シ
ミュレーション終了サイクル数に達していたら、結果出
力および終了処理１２０を実行して、全体の処理を終了
する。

次に、ラッチ重複イベント削除１０９，１１５の詳細な
処理手順を第５図を用いて説明する。まず、ラッチ・イ
ベント・テーブルＬＥＶＴに格納されているすべてのイ
ベントについて、その指示する論理テーブルＬＴＢＬの
レコードのフラグ・フィールドＦＬに′１”を格納する
（処理５０１）。

本処理はベクトル処理にて実行する。処理５０２から５
０７はベクトル処理ではなくスカラ処理にて実行する。

これらは、ＬＥＶＴに格納されているイベントを先頭か
ら逐次読出し、その指示するＩ、ＴＢＬレコードのフラ
グ・フィールドＦ’Ｌに″１″が格納されていたら、本
イベントを有効イベントとしてＬＥＶＴに再度格納する
とともに、フラグ・フィールドＦＬに″Ｏ＃を格納する
。これにより、同一のＬＴＢＬレコード分指示するイベ
ントがこの後存在しても、フラグ・フィールドＦＬの内
容が″０”であることにより重複イベントと判定され、
削除される。

以上で、本実施例の論理シミュレーション処理手順の説
明を終了する。

本実施例によれば、ゲート・イベント評価等の処理にお
いて重複イベントが発生したり、それがさらに下流の素
子に伝播される様な条件にあったとしても、その重複イ
ベントがラッチ素子にまで伝播した時点において削除さ
れる。そのため重複イベントによる処理オーバヘッドを
少なく抑え、論理７ミユレ一シヨン分高速に実行するこ
とが可能である。

本実施例では、ラッチ・イベントについてのみその重複
イベント削除を実行したが、ゲート・イベントについて
も重複イベント削除を実行することも可能である。その
場合、第１図において、ゲート・イベント評価１０４，
１０７，１１３の直前に、第５図に示したラッチ重複イ
ベント削除の同様の処理手順によるゲート重複イベント
削除を実行すればよい。この場合、重複イベント削除に
要するオーバヘッドは増すものの、重複イベントをその
まま処理するごとによるオーバヘッドは最小となる。

〔発明の効果〕

本発明によれば、イベント駆動方式に基づき、多数のイ
ベントを並列的に処理する論理シミュレーション処理装
置において、重複イベントによる処理オーバヘッドを最
小限に抑え、高速に論理シミュレーションを実行するこ
とが可能となる。

さらに本発明によれば、論理シミュレーション結果を表
示もしくは印字するために、各素子の信号値変化を中間
的なテーブルまたはファイルに格納する場合に、重複イ
ベントによる余分な信号値変化を格納してしまうことを
防止できるため、メモリ、ディスク装置等の必要資源を
最小限に抑えられる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の全体の処理を示す流れ図、
第２図はパイプライン・プロセッサを用いた処理の様子
を示す図、第３図は本発明の一実施例の哨戒を示す図、
第４図は論理テーブルの形式を示す図、第５図は重複イ
ベント削除処理を示す流れ図である。１・・・主記憶装置、２・・・スカラ処理装置、３・・
・ベクトル処理装置、３１・・・命令制御部、３２・・
・アクセス制御部、３３・・・ベクトルレジスタ部、３
３２・・・ベクトルレジスタ群、３４・・・演算処理部
、３４１ｖＪｌ　　Σ 葛　２　囚一部斉り￥ｒ４　　Σ 廚　３　凹

Claims

【特許請求の範囲】１、動作を論理的にシミユレートされるべき論理回路を
構成する各素子のうち、入力信号値が変化した素子をイ
ベントとして保持し、該保持されたイベントのうち、同一の内容を有する重複
イベントを削除し、該重複イベントを削除した後の該保持されたイベントに
基づき、該各素子の出力信号値の算出を、処理すること
を有することを特徴とする、論理回路シミュレーション
方法。